基于FPGA設計數字鎖相環，提出了一種由微分超前/滯后型檢相器構成數字鎖相環的verilog-hdl建模方案
標簽： FPGA 數字鎖相環
上傳時間： 2013-12-25
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異步串行通信Uart接口設計，Verilog HDL程序，嵌入式必備哦
標簽： Uart 異步串行通信 接口設計
上傳時間： 2016-06-23
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SD卡讀取音頻數據，由VGA顯示。Verilog HDL語言編寫，適用DE2實驗箱
標簽： SD卡 讀取 音頻數據
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介紹了一種采用硬件控制的自動數據采集系統的設計方法，包括數字系統自頂向下的設計思路、Verilog HDL對系統硬件的描述和狀態機的設計以及MAX+PLUSII開發軟件的仿真。設計結果表明：該采集系統具有很高的實用價值，極大地提高了系統的信號處理能力。
標簽： 硬件 控制 數據采集系統 自動
上傳時間： 2016-07-01
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ＦＰＧＡ實現全數字鎖相環，利用硬件描述評議verilog HDL，頂層文件ＤＰＬＬ．Ｖ
標簽： 全數字 鎖相環
上傳時間： 2014-01-09
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CAN總線IPCORE，采用Verilog HDL語言實現。
標簽： IPCORE CAN 總線
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這是一個在MAX II CPLD利用FT245BM 模塊實現USB傳輸的讀寫程序，用的是Verilog HDL語言
標簽： CPLD MAX 245 USB
上傳時間： 2014-01-01
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HDLC控制接收數據開始標志7E和去零模塊，用于FPGA與E1相接，Verilog HDL語言編寫
標簽： HDLC 控制 接收 數據
上傳時間： 2016-08-17
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(2,1,9)卷積編解碼器，譯碼部分采用Vitebi譯碼算法，設計使用Verilog HDL語言，在Modelsim平臺下仿真通過
標簽： 卷積 編解碼器
上傳時間： 2013-12-17
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基于FPGA的電子密碼鎖的設計，內有Verilog HDL源碼和各仿真圖像
標簽： FPGA 電子密碼鎖
上傳時間： 2016-09-06
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