用VHDL和verilog實現(xiàn)的四人搶答器
標簽： verilog VHDL 搶答器
上傳時間： 2015-11-15
上傳用戶：redmoons
用verilog實現(xiàn)了一個數(shù)字秒表的設計
標簽： verilog 數(shù)字秒表
上傳用戶：小眼睛LSL
一個可以綜合的Verilog 寫的FIFO存儲器 內(nèi)附文檔說明
標簽： Verilog FIFO 存儲器 文檔
上傳用戶：Avoid98
8051的verilog實現(xiàn)，內(nèi)附testbench,c語言調(diào)試程序
標簽： verilog 8051
上傳時間： 2014-01-02
上傳用戶：王楚楚
FIFO的verilog實現(xiàn)，內(nèi)附testbench和文檔說明
標簽： verilog FIFO
上傳時間： 2013-12-24
上傳用戶：it男一枚
該工程是基于verilog hdl 語言編寫的幀傳輸協(xié)議HDLC幀的發(fā)送端代碼，會用QUATUSII的人都應該知道如何使用，希望能給你帶來幫助
標簽： verilog HDLC hdl 幀
上傳時間： 2014-11-22
上傳用戶：3到15
uart串行口,用Verilog編寫的.供大家參考
標簽： Verilog uart 串行口 編寫
上傳時間： 2013-12-15
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將16進制文件轉(zhuǎn)換成RAM可讀的文件,verilog語言編寫
標簽： verilog RAM 進制 文件轉(zhuǎn)換
上傳時間： 2013-12-02
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基于Verilog 的電子日歷與電子時鐘程序，可以進行調(diào)日期、星期、時間的分鐘與小時，通過幾種模式來顯示日歷與時間。
標簽： Verilog 電子日歷 電子時鐘 程序
上傳時間： 2014-02-09
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基于Verilog的數(shù)碼管模擬掃描程序，分為兩種顯示方式，一種是數(shù)碼管逐個顯示，另一個是所有數(shù)碼管一起顯示。
標簽： Verilog 數(shù)碼管 掃描程序 模擬
上傳時間： 2014-01-15
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