鎖相技術(shù)相關(guān)專輯 38冊(cè) 209M
三相不平衡時(shí)的PWM整流器鎖相環(huán)設(shè)計(jì).pdf
資源簡(jiǎn)介：鎖相技術(shù)相關(guān)專輯 38冊(cè) 209M三相不平衡時(shí)的PWM整流器鎖相環(huán)設(shè)計(jì).pdf
上傳時(shí)間： 2014-05-05
上傳用戶：時(shí)代將軍
資源簡(jiǎn)介：基于FPGA的全數(shù)字鎖相環(huán)設(shè)計(jì),內(nèi)有設(shè)計(jì)過程和設(shè)計(jì)思想
上傳時(shí)間： 2013-08-13
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資源簡(jiǎn)介：一種改進(jìn)的全數(shù)字鎖相環(huán)設(shè)計(jì) 一種改進(jìn)的全數(shù)字鎖相環(huán)設(shè)計(jì)
上傳時(shí)間： 2013-12-24
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資源簡(jiǎn)介：用于時(shí)鐘恢復(fù)的全數(shù)字鎖相環(huán)設(shè)計(jì)，可以去掉時(shí)鐘的抖動(dòng)。
上傳時(shí)間： 2016-05-23
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資源簡(jiǎn)介：基于FPGA的全數(shù)字鎖相環(huán)設(shè)計(jì),內(nèi)有設(shè)計(jì)過程和設(shè)計(jì)思想
上傳時(shí)間： 2017-02-11
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資源簡(jiǎn)介：基于LabVIEWFPGA的三相鎖相環(huán)設(shè)計(jì)與實(shí)現(xiàn)摘要：針對(duì)傳統(tǒng) ＦＰＧＡ 模式開發(fā)的鎖相環(huán)在實(shí)時(shí)人機(jī)交互方面的不足，設(shè) 計(jì) 了 基 于 ＬａｂＶＩＥＷ ＦＰＧＡ 技術(shù)的三相鎖相環(huán)；方 案 以 ｓｂＲＩＯ－９６３１模塊為硬件平臺(tái)，利用 ＬａｂＶＩＥＷ 編程控制 ＦＰ...
上傳時(shí)間： 2022-02-18
上傳用戶：XuVshu
資源簡(jiǎn)介：在過去的十幾年間，F(xiàn)PGA取得了驚人的發(fā)展：集成度已達(dá)到1000萬等效門、速度可達(dá)到400～500MHz。隨著FPGA的集成度不斷增大，在高密度FPGA中，芯片上時(shí)鐘的分布質(zhì)量就變得越來越重要。時(shí)鐘延時(shí)和時(shí)鐘相位偏移已成為影響系統(tǒng)性能的重要因素。現(xiàn)在，解決時(shí)鐘延時(shí)...
上傳時(shí)間： 2013-07-06
上傳用戶：LouieWu
資源簡(jiǎn)介：頻率合成技術(shù)是現(xiàn)代通信的重要組成部分,它是將一個(gè)高穩(wěn)定度和高準(zhǔn)確度的基準(zhǔn)頻率經(jīng)過四則運(yùn)算,產(chǎn)生同樣穩(wěn)定度和準(zhǔn)確度的任意頻率。隨著大規(guī)模集成電路的發(fā)展,利用鎖相環(huán)頻率合成技術(shù)研制出了很多頻率合成集成電路。其中,以摩托羅拉公司的MC14515x－2系列較為...
上傳時(shí)間： 2017-04-27
上傳用戶：mhp0114
資源簡(jiǎn)介：頻率合成技術(shù)是現(xiàn)代通信的重要組成部分,它是將一個(gè)高穩(wěn)定度和高準(zhǔn)確度的基準(zhǔn)頻率經(jīng)過四則運(yùn)算,產(chǎn)生同樣穩(wěn)定度和準(zhǔn)確度的任意頻率。隨著大規(guī)模集成電路的發(fā)展,利用鎖相環(huán)頻率合成技術(shù)研制出了很多頻率合成集成電路。其中,以摩托羅拉公司的MC14515x－2系列較為...
上傳時(shí)間： 2014-01-12
上傳用戶：xiaoxiang
資源簡(jiǎn)介：隨著現(xiàn)代集成電路技術(shù)的發(fā)展，鎖相環(huán)已經(jīng)成為集成電路設(shè)計(jì)中非常重要的一個(gè)部分，所以對(duì)鎖相環(huán)的研究具有積極的現(xiàn)實(shí)意義。然而傳統(tǒng)的鎖相環(huán)大多是數(shù)模混合電路，在工藝上與系統(tǒng)芯片中的數(shù)字電路存在兼容問題。因此設(shè)計(jì)一...
上傳時(shí)間： 2013-06-09
上傳用戶：mosliu
資源簡(jiǎn)介：PLL是數(shù)字鎖相環(huán)設(shè)計(jì)源程序, 其中, Fi是輸入頻率(接收數(shù)據(jù)), Fo(Q5)是本地輸出頻率. 目的是從輸入數(shù)據(jù)中提取時(shí)鐘信號(hào)(Q5), 其頻率與數(shù)據(jù)速率一致, 時(shí)鐘上升沿鎖定在數(shù)據(jù)的上升和下降沿上；頂層文件是PLL.GDF
上傳時(shí)間： 2014-06-09
上傳用戶：daguda
資源簡(jiǎn)介：用verilog語言編寫的全數(shù)字鎖相環(huán)的源代碼,基于fpga平臺(tái)
上傳時(shí)間： 2015-06-13
上傳用戶：wanqunsheng
資源簡(jiǎn)介：比較好的技術(shù)文章《基于VHDL的全數(shù)字鎖相環(huán)的設(shè)計(jì)》有關(guān)鍵部分的源代碼。
上傳時(shí)間： 2013-12-24
上傳用戶：362279997
資源簡(jiǎn)介：用數(shù)值計(jì)算方法研究三階鎖相環(huán)的非線性性能及其改善途徑.建立具有正弦鑒相特性的三階鎖相 環(huán)的動(dòng)態(tài)非線性微分方程 ,通過編制數(shù)值解程序 ,求出不同條件下的相軌跡和時(shí)間響應(yīng)圖 ,分析了電路參數(shù)和初 始條件對(duì)三階鎖相環(huán)非線性性能的影響 ,并提出改善非線性性...
上傳時(shí)間： 2014-01-08
上傳用戶：banyou
資源簡(jiǎn)介：一篇簡(jiǎn)單易懂的關(guān)于數(shù)字鎖相環(huán)概念原理設(shè)計(jì)的經(jīng)典文章
上傳時(shí)間： 2014-01-04
上傳用戶：hasan2015
資源簡(jiǎn)介：基于VHDL的全數(shù)字鎖相環(huán)的設(shè)計(jì) 有關(guān)鍵部分的源代碼 hehe !
上傳時(shí)間： 2015-12-18
上傳用戶：hgy9473
資源簡(jiǎn)介：easy pll,很好的PLL(鎖相環(huán)設(shè)計(jì)工具)!
上傳時(shí)間： 2014-06-07
上傳用戶：sunjet
資源簡(jiǎn)介：鎖相環(huán)的基本組成 鎖相環(huán)的工作原理 鎖相環(huán)的應(yīng)用
上傳時(shí)間： 2013-12-08
上傳用戶：asdfasdfd
資源簡(jiǎn)介：一個(gè)自己編寫的全數(shù)字鎖相環(huán)及其測(cè)試向量，比較簡(jiǎn)單但功能基本達(dá)到。
上傳時(shí)間： 2013-12-22
上傳用戶：xinzhch
資源簡(jiǎn)介：收集的數(shù)字鎖相環(huán)設(shè)計(jì)相關(guān)文章多篇.主要采用VHDL語言進(jìn)行設(shè)計(jì).
上傳時(shí)間： 2014-12-07
上傳用戶：kytqcool
資源簡(jiǎn)介：一種可編程的全數(shù)字鎖相環(huán)的絲線,可以用來做一個(gè)小的課程設(shè)計(jì)
上傳時(shí)間： 2014-02-11
上傳用戶：xwd2010
資源簡(jiǎn)介：鎖相環(huán)設(shè)計(jì)的英文電子書，使用vhdl語言描述。
上傳時(shí)間： 2013-12-24
上傳用戶：hopy
資源簡(jiǎn)介：介紹了一種采用N 先于M 環(huán)路濾波器的全數(shù)字鎖相環(huán)的設(shè)計(jì)實(shí)現(xiàn)。這種全數(shù)字鎖 相環(huán)采用了N 先于M 環(huán)路濾波器，可以達(dá)到濾除噪聲干擾的目的。文中講述了這種全數(shù)字鎖相環(huán)的結(jié)構(gòu)和工作原理，提出了各單元電路的設(shè)計(jì)和實(shí)現(xiàn)方法，并給出了關(guān)鍵部件的VHDI 代碼，最...
上傳時(shí)間： 2017-08-18
上傳用戶：love_stanford
資源簡(jiǎn)介：鎖相技術(shù)相關(guān)專輯 38冊(cè) 209M基于TRAC器件的鎖相環(huán)設(shè)計(jì)研究.rar
上傳時(shí)間： 2014-05-05
上傳用戶：時(shí)代將軍
資源簡(jiǎn)介：采用用verilog語言編寫的全數(shù)字鎖相環(huán)的源代碼，適合感興趣的學(xué)習(xí)者學(xué)習(xí)，可以提高自己的能力，大家可以多交流哈
上傳時(shí)間： 2022-05-22
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資源簡(jiǎn)介：PLL是數(shù)字鎖相環(huán)設(shè)計(jì)源程序, 其中, Fi是輸入頻率(接收數(shù)據(jù)), 數(shù)字鎖相技術(shù)在通信領(lǐng)域應(yīng)用非常廣泛，本例用VHDL描述了一個(gè)鎖相環(huán)作為參考，源碼已經(jīng)調(diào)試過。編譯器synplicty.Fo(Q5)是本地輸出頻率. 目的是從輸入數(shù)據(jù)中提取時(shí)鐘信號(hào)(Q5), 其頻率與數(shù)據(jù)速率一致,...
上傳時(shí)間： 2013-12-31
上傳用戶：hphh
資源簡(jiǎn)介：數(shù)字鎖相環(huán)設(shè)計(jì)，深入了解鎖相環(huán)設(shè)計(jì)，對(duì)于想要了解鎖相環(huán)內(nèi)部機(jī)理的朋友是很有幫助的
上傳時(shí)間： 2017-04-08
上傳用戶：784533221
資源簡(jiǎn)介：PLL是數(shù)字鎖相環(huán)設(shè)計(jì)源程序, 其中, Fi是輸入頻率(接收數(shù)據(jù)), Fo(Q5)是本地輸出頻率. 目的是從輸入數(shù)據(jù)中提取時(shí)鐘信號(hào)(Q5), 其頻率與數(shù)據(jù)速率一致, 時(shí)鐘上升沿鎖定在數(shù)據(jù)的上升和下降沿上； 頂層文件是PLL.GDF
上傳時(shí)間： 2017-07-24
上傳用戶：璇珠官人
資源簡(jiǎn)介：該文檔為鎖相環(huán)設(shè)計(jì)與MATLAB仿真簡(jiǎn)介資料，講解的還不錯(cuò)，感興趣的可以下載看看…………………………
上傳時(shí)間： 2021-10-21
上傳用戶：zhanglei193
資源簡(jiǎn)介：鎖相環(huán)設(shè)計(jì)文檔和一個(gè)可執(zhí)行文件
上傳時(shí)間： 2013-12-05
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