超前進(jìn)位加法器的設(shè)計(jì)
資源簡介：超前進(jìn)位加法器的設(shè)計(jì)
上傳時(shí)間： 2013-10-19
上傳用戶：shen_dafa
資源簡介：11,13,16位超前進(jìn)位加法器的Verilog HDL源代碼。
上傳時(shí)間： 2013-12-28
上傳用戶：ouyangtongze
資源簡介：超前進(jìn)位加法器的例子,包括源碼和測試文件,壓縮包,無密碼.
上傳時(shí)間： 2015-06-12
上傳用戶：希醬大魔王
資源簡介：一個(gè)超前進(jìn)位加法器的Verilog實(shí)現(xiàn)，內(nèi)含測試文件，可以綜合，非常有參考價(jià)值
上傳時(shí)間： 2014-01-04
上傳用戶：stella2015
資源簡介：Ripple Adder: 16-bit 全加,半加及ripple adder的設(shè)計(jì)及VHDL程序 Carry Look ahead Adder:4, 16, 32 bits 前置進(jìn)位加法器的設(shè)計(jì)方案及VHDL程序 Carry Select Adder:16 Bits 進(jìn)位選擇加法器的設(shè)計(jì)方案及VHDL程序
上傳時(shí)間： 2015-05-13
上傳用戶：我們的船長
資源簡介：VHDL實(shí)現(xiàn)的超前進(jìn)位加法器
上傳時(shí)間： 2015-03-04
上傳用戶：leehom61
資源簡介：本文件提供了用verilog HDL語言實(shí)現(xiàn)的8位超前進(jìn)位加法器,充分說明了超前進(jìn)位加法器和普通加法器之間的區(qū)別.
上傳時(shí)間： 2013-12-17
上傳用戶：ynwbosss
資源簡介：用Verilog語言實(shí)現(xiàn)了一個(gè)8bit的超前進(jìn)位加法器，其中包括測試文件。
上傳時(shí)間： 2013-12-19
上傳用戶：alan-ee
資源簡介：8位超前進(jìn)位加法器 就是使各位的進(jìn)位直接由加數(shù)和被加數(shù)來決定，而不需要依賴低位進(jìn)位
上傳時(shí)間： 2016-04-25
上傳用戶：王小奇
資源簡介：超前進(jìn)位加法器是通常數(shù)字設(shè)計(jì)所必備的，本程序?yàn)?2位超前進(jìn)位加法器
上傳時(shí)間： 2016-11-23
上傳用戶：fredguo
資源簡介：基于Verilog HDL的16位超前進(jìn)位加法器 分為3個(gè)功能子模塊
上傳時(shí)間： 2014-01-07
上傳用戶：yyyyyyyyyy
資源簡介：Verilog寫的 8 位超前進(jìn)位加法器
上傳時(shí)間： 2017-07-01
上傳用戶：hustfanenze
資源簡介：十六位超前進(jìn)位加法器，Verilog HDL
上傳時(shí)間： 2015-09-21
上傳用戶：wff
資源簡介：VHD設(shè)計(jì)實(shí)例8位加法器的設(shè)計(jì)分頻電路數(shù)字秒表的設(shè)計(jì)
上傳時(shí)間： 2014-08-10
上傳用戶：yyq123456789
資源簡介：超前進(jìn)位加法器得VHDL實(shí)現(xiàn)小點(diǎn)資料代碼
上傳時(shí)間： 2016-02-06
上傳用戶：gaojiao1999
資源簡介：兩個(gè)4bit超前進(jìn)位加法器實(shí)現(xiàn)8bit加法器
上傳時(shí)間： 2016-06-20
上傳用戶：zhaiye
資源簡介：一個(gè)超前進(jìn)位加法器（及其testbench) .v文件
上傳時(shí)間： 2013-12-18
上傳用戶：chenbhdt
資源簡介：實(shí)現(xiàn)一位加法器的設(shè)計(jì)，假設(shè)輸入?yún)?shù)為A,B，則輸出為A,B的和
上傳時(shí)間： 2017-01-02
上傳用戶：baiom
資源簡介：1 8位加法器的設(shè)計(jì) 2 分頻電路 3 數(shù)字秒表的設(shè)計(jì)
上傳時(shí)間： 2014-01-02
上傳用戶：hn891122
資源簡介：運(yùn)用VHDL語言實(shí)現(xiàn)四位超前進(jìn)位加法器。
上傳時(shí)間： 2017-07-18
上傳用戶：66666
資源簡介：用一位全加器組成四位全加器. 所用語言是Verilog HDL. 主要用在加法器的設(shè)計(jì)中。
上傳時(shí)間： 2015-05-02
上傳用戶：zukfu
資源簡介：ALU加法器的設(shè)計(jì)，實(shí)現(xiàn)帶進(jìn)位的加法運(yùn)算！
上傳時(shí)間： 2014-07-20
上傳用戶：ruixue198909
資源簡介：題目：一位加法器的設(shè)計(jì) 試實(shí)現(xiàn)一個(gè)十進(jìn)制的1位數(shù)加法器，其中十進(jìn)制數(shù)編碼為8421碼。十進(jìn)制數(shù)加法可首先轉(zhuǎn)換為二進(jìn)制加法來執(zhí)行。然后，若得到的和大于9，則產(chǎn)生一個(gè)進(jìn)位值，并在得到的和值上加6(這是用來補(bǔ)足未使用的六種輸入組合)。 要求：（1）利用...
上傳時(shí)間： 2017-05-09
上傳用戶：明天明天明天
資源簡介：8位加法器的原代碼,主要內(nèi)容下載看了就知道
上傳時(shí)間： 2013-12-16
上傳用戶：思琦琦
資源簡介：用vhdl語言設(shè)計(jì)CPU中的一部分：加法器的設(shè)計(jì)，包括多種加法器的設(shè)計(jì)方法！內(nèi)容為英文
上傳時(shí)間： 2015-06-11
上傳用戶：xiaohuanhuan
資源簡介：實(shí)現(xiàn)四位加法器的VHDL代碼，里面含有全加器的代碼
上傳時(shí)間： 2013-12-22
上傳用戶：stvnash
資源簡介：16位加法器的流水線計(jì)算,verilog代碼，用于FPGA平臺(tái)。
上傳時(shí)間： 2013-12-18
上傳用戶：維子哥哥
資源簡介：四位加法器，用OrCAD完成，可用于八位乃至十六位加法器的設(shè)計(jì)原型
上傳時(shí)間： 2015-09-07
上傳用戶：jcljkh
資源簡介：應(yīng)用vhdl語言進(jìn)行加法器的設(shè)計(jì)，比較器的設(shè)計(jì)，隨著vhdl語言的應(yīng)用越來越廣泛，其重要性也更加明確。希望對(duì)大家有所幫助。
上傳時(shí)間： 2015-11-11
上傳用戶：gut1234567
資源簡介：8位加法器的實(shí)現(xiàn)，非流水線結(jié)構(gòu)，很不錯(cuò)。我測試過，效率比較高
上傳時(shí)間： 2016-04-25
上傳用戶：bcjtao
