十進制加法計數器，是通過時鐘脈沖來，在四個設置輸入端設初始值，在輸出端設每到一定的值時就會輸出一個高電平
資源簡介：十進制加法計數器.VHDL程序,可在Quratus 2中運行
上傳時間： 2015-12-03
上傳用戶：nanxia
資源簡介：帶有異步復位和同步時鐘的十進制加法計數器
上傳時間： 2014-12-02
上傳用戶：黃華強
資源簡介：vhdl 十進制加法計數器設計 已經調試成功
上傳時間： 2014-01-01
上傳用戶：sy_jiadeyi
資源簡介：十進制加法計數器，是通過時鐘脈沖來，在四個設置輸入端設初始值，在輸出端設每到一定的值時就會輸出一個高電平
上傳時間： 2017-07-18
上傳用戶：com1com2
資源簡介：基于Quartus II的十進制加法計數器的項目設計，包含了項目文件和VHDL源代碼
上傳時間： 2014-01-24
上傳用戶：亞亞娟娟123
資源簡介：60進制加法計數器設計時主要采用數電知識，采用清零法和反饋置數法進行電路設計。用兩片74161，采用反饋清零法進行電路設計，此時相當于設計兩個加法計數器，左邊的是高位片，此時的高位片在電路中相當于是一片六進制的加法計數器，逢六進清零，右邊的是低位...
上傳時間： 2017-05-21
上傳用戶：ztj182002
資源簡介：數控分頻器設計:對于一個加法計數器，裝載不同的計數初始值時，會有不同頻率的溢出輸出信號。計數器溢出時，輸出‘1’電平，同時溢出時的‘1’電平反饋給計數器的輸入端作為裝載信號；否則輸出‘0’電平。
上傳時間： 2015-07-16
上傳用戶：wxhwjf
資源簡介：同步計數器和異步計數器在設計時有哪些區別？試用 六進制計數器和一個十進制計數器構成一個六十進制同步計數器。
上傳時間： 2013-12-14
上傳用戶：xiaoyunyun
資源簡介：帶左拐的交通燈設計與25進制的加法計數器，Maxplus2軟件中的Verilog語言編寫
上傳時間： 2015-10-08
上傳用戶：Shaikh
資源簡介：基于fpga和sopc的用VHDL語言編寫的EDA含異步清0和同步時鐘使能的加法計數器
上傳時間： 2014-01-17
上傳用戶：lhw888
資源簡介：本程序實現了一個信號發生器。此信號發生器是由兩個完全相同的可自加載加法計數器LCNT8組成，它的輸出信號的高低電平脈寬可分別由兩組8位預置數進行控制。
上傳時間： 2014-01-04
上傳用戶：hoperingcong
資源簡介：用整數形式實現四位加法計數器的一個源程序
上傳時間： 2013-12-13
上傳用戶：diets
資源簡介：VHDL編寫的四位加法計數器，可以通過QuartusII環境驗證
上傳時間： 2013-12-03
上傳用戶：ayfeixiao
資源簡介：設計含異步清零和同步時鐘使能的加法計數器
上傳時間： 2014-11-26
上傳用戶：luopoguixiong
資源簡介：MAX+plus II編譯的模30加法計數器，簡單的與非門組成！
上傳時間： 2016-11-14
上傳用戶：hopy
資源簡介：一個8位的十進制頻率計數器,功能經過測試.
上傳時間： 2016-12-01
上傳用戶：BIBI
資源簡介：實驗圖1是一含計數使能、異步復位和計數值并行預置功能4位加法計數器，例1是其VHDL描述。由實驗圖1所示，圖中間是4位鎖存器；rst是異步清信號，高電平有效；clk是鎖存信號；
上傳時間： 2013-12-18
上傳用戶：cc1015285075
資源簡介：vhdl實現一個4位十進制加法技術器。。。上傳源代碼，和大家分享
上傳時間： 2013-12-01
上傳用戶：chenlong
資源簡介：用VHDL 設計的單時鐘同步十進制可逆計數器的設計
上傳時間： 2017-05-13
上傳用戶：gundamwzc
資源簡介：1數據傳送與多字節十進制加法實驗 1. 數據傳送實驗 把數據0A0H放到地址為40H內存單元，并將數值和地址分別遞增1，要求一共做十次這樣的操作。 將內存空間40H-49H的數值分別傳遞給50H-59H的內存空間中 2. 多字節十進制加法實驗 將存放在單片機內部RAM...
上傳時間： 2014-01-20
上傳用戶：lanjisu111
資源簡介：含計數使能、異步復位和計數值并行預置功能4位加法計數器
上傳時間： 2014-08-21
上傳用戶：yxgi5
資源簡介：8位十進制頻率計數器畢業設計，不會 的同學可以來看下
上傳時間： 2015-04-21
上傳用戶：宋威震123
資源簡介：用74LS74雙D觸發器構成的異步二進制加法計數器的Multisim仿真。
上傳時間： 2016-07-27
上傳用戶：dazzle
資源簡介：[VHDL經典設計26例]--在xilinx芯片上調試通過--[01--1位全加器][02--2選1多路選擇器][03--8位硬件加法器][04--7段數碼顯示譯碼器][05--8位串入并出寄存器][6--8位并入串出寄存器][7--內部三態總線][8--含清零和同步時鐘使能的4位加法計數器][9--數控分頻器][1...
上傳時間： 2014-09-06
上傳用戶：han_zh
資源簡介：在單片機應用系統中，有時需要采集大量的開關信號，由于信號多且接入方式不同，使得電路較復雜，占用了單片機大量資源，數據采集軟件的開發量也較大。筆者用純數字電路設計了一個特別適合于遠程大數據量采集的電路（最大可采集１０２４個開關量，附圖所示電路...
上傳時間： 2013-10-14
上傳用戶：tonyshao
資源簡介：VHDL是Very High Speed Integrated Circuit Hardware Description Language的縮寫， 意思是超高速集成電路硬件描述語言。對于復雜的數字系統的設計，它有獨特的作用。它的硬件描述能力強，能輕易的描述出硬件的結構和功能。這種語言的應用至少意味著兩種重...
上傳時間： 2016-03-08
上傳用戶：hwl453472107
資源簡介：數控分頻器的設計數控分頻器的功能就是當在輸入端給定不同輸入數據時，將對輸入的時鐘信號有不同的分頻比，數控分頻器就是用計數值可并行預置的加法計數器設計完成的，方法是將計數溢出位與預置數加載輸入信號相接即可。
上傳時間： 2016-10-13
上傳用戶：wangzhen1990
資源簡介：MS P430 C 和匯編的嵌套采用C 語言進行程序設計,可大大提高軟件開發效 率,增強代碼的可靠性、可讀性和可移植性,使設計者可以 將更多注意力集中在所需實現的功能上。16 位精簡指令 集的MSP430 系列單片機,具有很強的處理能力,并具有 十進制加法指令和多條...
上傳時間： 2013-12-17
上傳用戶：llandlu
資源簡介：為了減輕大家負擔，在次把帶進位輸入的8位加法計數器上傳，希望能出分；力
上傳時間： 2016-12-31
上傳用戶：love_stanford
資源簡介：為了給大家緊張的工作減輕點負擔，我把帶進位輸入的8位加法計數器上傳在此，希望大家支持
上傳時間： 2016-12-31
上傳用戶：kiklkook
