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  標簽： 數控 分頻器 加法 計數器

  上傳時間： 2015-07-16

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• 數控分頻器的輸出信號頻率為輸入數據的函數。用傳統的方法設計,其設計過程和電路都比較復雜,且設計成 果的可修改性和可移植性都較差。基于VHDL 的數控分頻器設計,整個過程簡單、快捷,極易修改,可移植性免費下載

  資源簡介：數控分頻器的輸出信號頻率為輸入數據的函數。用傳統的方法設計,其設計過程和電路都比較復雜,且設計成 果的可修改性和可移植性都較差。基于VHDL 的數控分頻器設計,整個過程簡單、快捷,極易修改,可移植性強。他可利用 并行預置數的加法計數器和減法計數器實現...

  標簽： VHDL 數控 分頻器 修改

  上傳時間： 2014-11-29

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• 基于vhdl的數控分頻器設計的源代碼及仿真免費下載

  資源簡介：基于vhdl的數控分頻器設計的源代碼及仿真

  標簽： vhdl 數控 分頻器 仿真

  上傳時間： 2016-02-11

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  資源簡介：利用數控分頻器設計硬件電子琴.硬件電子琴電路模塊設計

  標簽： 硬件 電子琴 數控 分頻器

  上傳時間： 2013-11-28

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  資源簡介：數控分頻器的設計數控分頻器的功能就是當在輸入端給定不同輸入數據時，將對輸入的時鐘信號有不同的分頻比，數控分頻器就是用計數值可并行預置的加法計數器設計完成的，方法是將計數溢出位與預置數加載輸入信號相接即可。

  標簽： 數控 分頻器 數據 輸入端

  上傳時間： 2016-10-13

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  資源簡介：數控分頻器的設計 數控分頻器的功能就是當在輸入端給定不同輸入數據時，將對輸入的時鐘信號有不同的分頻比，例3的數控分頻器就是用計數值可并行預置的加法計數器設計完成的，方法是將計數溢出位與預置數加載輸入信號相接即可。

  標簽： 數控 分頻器 數據 輸入端

  上傳時間： 2013-12-11

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• 利用計數器和分頻器設計一個實時的時鐘。一共需要1個模24計數器、2個模6計數器、2個模10計數器、一個生成1Hz的分頻器和6個數碼管解碼器。最終用HEX5~HEX4顯示小時（0~23）免費下載

  資源簡介：利用計數器和分頻器設計一個實時的時鐘。一共需要1個模24計數器、2個模6計數器、2個模10計數器、一個生成1Hz的分頻器和6個數碼管解碼器。最終用HEX5~HEX4顯示小時（0~23），用HEX3~HEX2顯示分鐘（0~59），用HEX1~HEX0顯示秒鐘（0~59）。

  標簽： HEX 計數器 模 1Hz

  上傳時間： 2014-12-20

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  標簽： Quartus 數控 分頻器 項目設計

  上傳時間： 2017-07-18

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• 《分頻器設計》絕對好用的EDA實驗程序！已經通過測試。VHDL語言編寫免費下載

  資源簡介：《分頻器設計》絕對好用的EDA實驗程序！已經通過測試。VHDL語言編寫

  標簽： VHDL EDA 分頻器 實驗

  上傳時間： 2013-11-29

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• 基于FPGA的分頻器設計,已經通過了仿真(VHDL語言編寫)免費下載

  資源簡介：基于FPGA的分頻器設計,已經通過了仿真(VHDL語言編寫)

  標簽： FPGA VHDL 分頻器 仿真

  上傳時間： 2013-12-14

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  標簽： fpga VHDL sopc EDA

  上傳時間： 2014-01-03

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• 基于VHDL的分頻器設計免費下載

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  標簽： VHDL 分頻器

  上傳時間： 2014-01-25

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  上傳時間： 2016-07-15

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  上傳時間： 2016-11-21

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• 基于vhdl的分頻器設計免費下載

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  標簽： vhdl 分頻器

  上傳時間： 2017-03-31

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  上傳時間： 2017-05-04

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  標簽： 分頻 分 累加器 整數

  上傳時間： 2014-01-01

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  標簽： FPGA 仿真實現 數控 分頻器

  上傳時間： 2014-06-18

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  上傳時間： 2013-08-15

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  標簽： EDA VHDL 分頻

  上傳時間： 2015-12-15

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  上傳時間： 2016-06-14

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  上傳時間： 2017-08-03

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  標簽： VerilogHDL FPGA 分頻器

  上傳時間： 2013-10-28

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  上傳時間： 2015-01-02

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