相 關(guān) 資 源

• 可綜合的Verilog語(yǔ)法（劍橋大學(xué)免費(fèi)下載

  資源簡(jiǎn)介：可綜合的Verilog語(yǔ)法（劍橋大學(xué)，影印） Synthesizable Verilogsyntax and semantics

  標(biāo)簽： Verilog 大學(xué)

  上傳時(shí)間： 2014-01-15

  上傳用戶(hù)：bruce5996

• 可綜合的Verilog編碼免費(fèi)下載

  資源簡(jiǎn)介：可綜合的Verilog編碼，很不錯(cuò)，學(xué)習(xí)Verilog必看。不容錯(cuò)過(guò)

  標(biāo)簽： Verilog 編碼

  上傳時(shí)間： 2014-01-05

  上傳用戶(hù)：

• Verilog HDL程序設(shè)計(jì)教程,以可綜合的設(shè)計(jì)為重點(diǎn)免費(fèi)下載

  資源簡(jiǎn)介：Verilog HDL程序設(shè)計(jì)教程,以可綜合的設(shè)計(jì)為重點(diǎn)，同時(shí)對(duì)仿真和模擬也作了深入闡述。全面介紹了Verilog HdL 詞法，語(yǔ)法。

  標(biāo)簽： Verilog HDL 程序設(shè)計(jì) 教程

  上傳時(shí)間： 2014-01-19

  上傳用戶(hù)：zhangyi99104144

• 能綜合的YCrCb2RGB模塊（Verilog)_采用3級(jí)流水線,用fpga做小數(shù)運(yùn)算免費(fèi)下載

  資源簡(jiǎn)介：能綜合的YCrCb2RGB模塊（Verilog)_采用3級(jí)流水線,用fpga做小數(shù)運(yùn)算，還有就是流水線技術(shù)

  標(biāo)簽： YCrCb2RGB Verilog fpga 模塊

  上傳時(shí)間： 2013-12-06

  上傳用戶(hù)：aa17807091

• 一個(gè)可綜合的串并轉(zhuǎn)換接口Verilog源代碼免費(fèi)下載

  資源簡(jiǎn)介：一個(gè)可綜合的串并轉(zhuǎn)換接口Verilog源代碼

  標(biāo)簽： Verilog 串并轉(zhuǎn)換 接口 源代碼

  上傳時(shí)間： 2014-01-07

  上傳用戶(hù)：txfyddz

• 一個(gè)可綜合的同步FIFO的Verilog源代碼免費(fèi)下載

  資源簡(jiǎn)介：一個(gè)可綜合的同步FIFO的Verilog源代碼

  標(biāo)簽： Verilog FIFO 源代碼

  上傳時(shí)間： 2015-12-13

  上傳用戶(hù)：天誠(chéng)24

• 遞歸下降分析法構(gòu)造的語(yǔ)法分析機(jī) 能夠判斷科學(xué)計(jì)數(shù)法 可判別的運(yùn)算符為+-*/（）免費(fèi)下載

  資源簡(jiǎn)介：遞歸下降分析法構(gòu)造的語(yǔ)法分析機(jī) 能夠判斷科學(xué)計(jì)數(shù)法 可判別的運(yùn)算符為+-*/（）

  標(biāo)簽： 遞歸 分析法 分 判別

  上傳時(shí)間： 2014-06-09

  上傳用戶(hù)：極客

• 可綜合的vhdl設(shè)計(jì)特點(diǎn).pdf免費(fèi)下載

  資源簡(jiǎn)介：可綜合的vhdl設(shè)計(jì)特點(diǎn).pdf

  標(biāo)簽： vhdl

  上傳時(shí)間： 2015-01-21

  上傳用戶(hù)：gdgzhym

• SOURCE INSIGHT的Verilog語(yǔ)法插件免費(fèi)下載

  資源簡(jiǎn)介：SOURCE INSIGHT的Verilog語(yǔ)法插件，SOURCE INSIGHT支持自動(dòng)完成等功能，是一個(gè)不錯(cuò)的硬件語(yǔ)言編輯分析器

  標(biāo)簽： INSIGHT Verilog SOURCE 插件

  上傳時(shí)間： 2015-08-06

  上傳用戶(hù)：hphh

• 可綜合的FIFO存儲(chǔ)器免費(fèi)下載

  資源簡(jiǎn)介：可綜合的FIFO存儲(chǔ)器，全部在一個(gè)壓縮包中，測(cè)試過(guò)，可以使用．

  標(biāo)簽： FIFO 存儲(chǔ)器

  上傳時(shí)間： 2014-01-17

  上傳用戶(hù)：yt1993410

• 一個(gè)可以綜合的Verilog 寫(xiě)的FIFO存儲(chǔ)器 內(nèi)附文檔說(shuō)明免費(fèi)下載

  資源簡(jiǎn)介：一個(gè)可以綜合的Verilog 寫(xiě)的FIFO存儲(chǔ)器 內(nèi)附文檔說(shuō)明

  標(biāo)簽： Verilog FIFO 存儲(chǔ)器 文檔

  上傳時(shí)間： 2015-11-15

  上傳用戶(hù)：Avoid98

• ：（1）隨機(jī)產(chǎn)生兩個(gè)可相加的稀疏矩陣（二維）； （2）將產(chǎn)生的稀疏矩陣用兩個(gè)三元組表的順序存儲(chǔ)結(jié)構(gòu)存儲(chǔ)； （3）將兩稀疏矩陣相加的結(jié)果存儲(chǔ)在第三個(gè)三元組表中。免費(fèi)下載

  資源簡(jiǎn)介：：（1）隨機(jī)產(chǎn)生兩個(gè)可相加的稀疏矩陣（二維）； （2）將產(chǎn)生的稀疏矩陣用兩個(gè)三元組表的順序存儲(chǔ)結(jié)構(gòu)存儲(chǔ)； （3）將兩稀疏矩陣相加的結(jié)果存儲(chǔ)在第三個(gè)三元組表中。

  標(biāo)簽： 稀疏 矩陣 三元 存儲(chǔ)

  上傳時(shí)間： 2013-12-11

  上傳用戶(hù)：四只眼

• 一個(gè)可以綜合的Verilog 寫(xiě)的FIFO存儲(chǔ)器免費(fèi)下載

  資源簡(jiǎn)介：一個(gè)可以綜合的Verilog 寫(xiě)的FIFO存儲(chǔ)器，word格式

  標(biāo)簽： Verilog FIFO 存儲(chǔ)器

  上傳時(shí)間： 2016-04-23

  上傳用戶(hù)：天誠(chéng)24

• 可綜合的VerilogHDL設(shè)計(jì)實(shí)例: ---簡(jiǎn)化的RISC 8位CPU設(shè)計(jì)簡(jiǎn)介---免費(fèi)下載

  資源簡(jiǎn)介：可綜合的VerilogHDL設(shè)計(jì)實(shí)例: ---簡(jiǎn)化的RISC 8位CPU設(shè)計(jì)簡(jiǎn)介---

  標(biāo)簽： VerilogHDL RISC CPU 8位

  上傳時(shí)間： 2016-08-09

  上傳用戶(hù)：zwei41

• 基于Xilinx Vertex4的可綜合的二級(jí)DCM模塊源代碼免費(fèi)下載

  資源簡(jiǎn)介：基于Xilinx Vertex4的可綜合的二級(jí)DCM模塊源代碼，可生成400Mhz時(shí)鐘信號(hào)

  標(biāo)簽： Vertex4 Xilinx DCM 二級(jí)

  上傳時(shí)間： 2013-11-25

  上傳用戶(hù)：515414293

• 基于Xilinx Vertex2的可綜合的2048x10位的讀寫(xiě)可控制FIFO模塊源代碼免費(fèi)下載

  資源簡(jiǎn)介：基于Xilinx Vertex2的可綜合的2048x10位的讀寫(xiě)可控制FIFO模塊源代碼，深度可控

  標(biāo)簽： Vertex2 2048x10 Xilinx FIFO

  上傳時(shí)間： 2017-01-17

  上傳用戶(hù)：我們的船長(zhǎng)

• 此代碼用于生成測(cè)試PCI設(shè)備的Verilog代碼（Verilog代碼為一種硬件描述語(yǔ)言）。此代碼可以直接運(yùn)行于LINUX下。免費(fèi)下載

  資源簡(jiǎn)介：此代碼用于生成測(cè)試PCI設(shè)備的Verilog代碼（Verilog代碼為一種硬件描述語(yǔ)言）。此代碼可以直接運(yùn)行于LINUX下。

  標(biāo)簽： Verilog LINUX 代碼 PCI

  上傳時(shí)間： 2017-01-31

  上傳用戶(hù)：wqxstar

• 介紹Verilog HDL, 內(nèi)容包括： – Verilog應(yīng)用 – Verilog語(yǔ)言的構(gòu)成元素 – 結(jié)構(gòu)級(jí)描述及仿真 – 行為級(jí)描述及仿真 – 延時(shí)的特點(diǎn)及說(shuō)明 – 介紹Verilog免費(fèi)下載

  資源簡(jiǎn)介：介紹Verilog HDL, 內(nèi)容包括： – Verilog應(yīng)用 – Verilog語(yǔ)言的構(gòu)成元素 – 結(jié)構(gòu)級(jí)描述及仿真 – 行為級(jí)描述及仿真 – 延時(shí)的特點(diǎn)及說(shuō)明 – 介紹Verilog testbench &#8226 激勵(lì)和控制和描述 &#8226 結(jié)果的產(chǎn)生及驗(yàn)證 – 任務(wù)task及函數(shù)function ...

  標(biāo)簽： Verilog HDL 仿真 語(yǔ)言

  上傳時(shí)間： 2013-12-19

  上傳用戶(hù)：shanml

• 北大微電子學(xué)系于敦山老師的課件免費(fèi)下載

  資源簡(jiǎn)介：北大微電子學(xué)系于敦山老師的課件，介紹Verilog HDL、Cadence Verilog仿真器、可綜合的Verilog HDL、設(shè)計(jì)舉例、自動(dòng)布局布線工具、Verilog的詞匯約定等內(nèi)容

  標(biāo)簽： 微電子學(xué)

  上傳時(shí)間： 2013-11-25

  上傳用戶(hù)：chenbhdt

• Uart port 是一段不錯(cuò)的免費(fèi)下載

  資源簡(jiǎn)介：Uart port 是一段不錯(cuò)的，完全可綜合的Verilog源碼

  標(biāo)簽： Uart port

  上傳時(shí)間： 2014-12-08

  上傳用戶(hù)：sqq

• Verilog_HDL的基本語(yǔ)法詳解（夏宇聞版）免費(fèi)下載

  資源簡(jiǎn)介：????????Verilog_HDL的基本語(yǔ)法詳解（夏宇聞版）:Verilog HDL是一種用于數(shù)字邏輯電路設(shè)計(jì)的語(yǔ)言。用Verilog HDL描述的電路設(shè)計(jì)就是該電路的Verilog HDL模型。Verilog HDL既是一種行為描述的語(yǔ)言也是一種結(jié)構(gòu)描述的語(yǔ)言。這也就是說(shuō)，既可以用電路的功...

  標(biāo)簽： Verilog_HDL

  上傳時(shí)間： 2013-11-23

  上傳用戶(hù)：青春給了作業(yè)95

• Verilog_HDL的基本語(yǔ)法詳解（夏宇聞版）免費(fèi)下載

  資源簡(jiǎn)介：????????Verilog_HDL的基本語(yǔ)法詳解（夏宇聞版）:Verilog HDL是一種用于數(shù)字邏輯電路設(shè)計(jì)的語(yǔ)言。用Verilog HDL描述的電路設(shè)計(jì)就是該電路的Verilog HDL模型。Verilog HDL既是一種行為描述的語(yǔ)言也是一種結(jié)構(gòu)描述的語(yǔ)言。這也就是說(shuō)，既可以用電路的功...

  標(biāo)簽： Verilog_HDL

  上傳時(shí)間： 2014-12-04

  上傳用戶(hù)：cppersonal

• Synthesizable Verilo---syntax and semantics一本很好的關(guān)于Verilog可綜合設(shè)計(jì)的參考書(shū)免費(fèi)下載

  資源簡(jiǎn)介：Synthesizable Verilo---syntax and semantics一本很好的關(guān)于Verilog可綜合設(shè)計(jì)的參考書(shū)

  標(biāo)簽： Synthesizable semantics Verilog Verilo

  上傳時(shí)間： 2015-02-16

  上傳用戶(hù)：葉山豪

• 這是一個(gè)很好的Verilog 編寫(xiě)的8位RISC CPU源碼（可做為MCU）免費(fèi)下載

  資源簡(jiǎn)介：這是一個(gè)很好的Verilog 編寫(xiě)的8位RISC CPU源碼（可做為MCU），并且包括完整的C 語(yǔ)言的測(cè)試代碼。

  標(biāo)簽： Verilog RISC CPU MCU

  上傳時(shí)間： 2014-01-05

  上傳用戶(hù)：李夢(mèng)晗

• 硬件描述語(yǔ)言：怎么樣寫(xiě)狀態(tài)機(jī)（英文）。可綜合風(fēng)格的狀態(tài)機(jī)寫(xiě)法免費(fèi)下載

  資源簡(jiǎn)介：硬件描述語(yǔ)言：怎么樣寫(xiě)狀態(tài)機(jī)（英文）。可綜合風(fēng)格的狀態(tài)機(jī)寫(xiě)法，并有例子說(shuō)明。謝謝大家

  標(biāo)簽： 狀態(tài) 硬件描述語(yǔ)言 英文

  上傳時(shí)間： 2015-07-15

  上傳用戶(hù)：fnhhs

• 拿Verilog和vhdl編寫(xiě)的串口通信代碼(可綜合)免費(fèi)下載

  資源簡(jiǎn)介：拿Verilog和vhdl編寫(xiě)的串口通信代碼(可綜合)

  標(biāo)簽： Verilog vhdl 編寫(xiě) 串口通信

  上傳時(shí)間： 2015-08-22

  上傳用戶(hù)：bcjtao

• 第一章 數(shù)字信號(hào)處理、計(jì)算、程序、算法和硬線邏輯的基本概念 第二章 Verilog HDL設(shè)計(jì)方法概述 第三章 Verilog HDL的基本語(yǔ)法 第四章 不同抽象級(jí)別的Verilog HDL模型免費(fèi)下載

  資源簡(jiǎn)介：第一章 數(shù)字信號(hào)處理、計(jì)算、程序、算法和硬線邏輯的基本概念 第二章 Verilog HDL設(shè)計(jì)方法概述 第三章 Verilog HDL的基本語(yǔ)法 第四章 不同抽象級(jí)別的Verilog HDL模型 第五章 基本運(yùn)算邏輯和它們的Verilog HDL模型 第六章 運(yùn)算和數(shù)據(jù)流動(dòng)控制邏輯 第七章...

  標(biāo)簽： Verilog HDL 數(shù)字信號(hào)處理 基本概念

  上傳時(shí)間： 2016-02-08

  上傳用戶(hù)：ardager

• Verilog源代碼 王金明教程用的配套代碼和一些可綜合代碼免費(fèi)下載

  資源簡(jiǎn)介：Verilog源代碼 王金明教程用的配套代碼和一些可綜合代碼

  標(biāo)簽： Verilog 代碼 源代碼 教程

  上傳時(shí)間： 2016-05-19

  上傳用戶(hù)：ccclll

• 集成電路基礎(chǔ)（復(fù)旦大學(xué)） 一、集成電路的類(lèi)型和特點(diǎn) 二、集成電路的設(shè)計(jì)制造 三、集成電路的經(jīng)濟(jì)預(yù)算 四、集成電路設(shè)計(jì)指標(biāo) 五、集成電路設(shè)計(jì)的綜合因數(shù)考慮免費(fèi)下載

  資源簡(jiǎn)介：集成電路基礎(chǔ)（復(fù)旦大學(xué)） 一、集成電路的類(lèi)型和特點(diǎn) 二、集成電路的設(shè)計(jì)制造 三、集成電路的經(jīng)濟(jì)預(yù)算 四、集成電路設(shè)計(jì)指標(biāo) 五、集成電路設(shè)計(jì)的綜合因數(shù)考慮

  標(biāo)簽： 集成電路 集成電路設(shè)計(jì) 集成 電路基礎(chǔ)

  上傳時(shí)間： 2016-12-08

  上傳用戶(hù)：sunjet

• Uart Verilog 代碼 可綜合 很好的代碼免費(fèi)下載

  資源簡(jiǎn)介：Uart Verilog 代碼 可綜合 很好的代碼

  標(biāo)簽： Verilog Uart 代碼

  上傳時(shí)間： 2017-03-11

  上傳用戶(hù)：a6697238