可綜合的Verilog語法(劍橋大學,影印) Synthesizable Verilogsyntax and semantics
資源簡介:可綜合的Verilog語法(劍橋大學,影印) Synthesizable Verilogsyntax and semantics
上傳時間: 2014-01-15
上傳用戶:bruce5996
資源簡介:可綜合的Verilog編碼,很不錯,學習Verilog必看。不容錯過
上傳時間: 2014-01-05
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資源簡介:Verilog HDL程序設(shè)計教程,以可綜合的設(shè)計為重點,同時對仿真和模擬也作了深入闡述。全面介紹了Verilog HdL 詞法,語法。
上傳時間: 2014-01-19
上傳用戶:zhangyi99104144
資源簡介:能綜合的YCrCb2RGB模塊(Verilog)_采用3級流水線,用fpga做小數(shù)運算,還有就是流水線技術(shù)
上傳時間: 2013-12-06
上傳用戶:aa17807091
資源簡介:一個可綜合的串并轉(zhuǎn)換接口Verilog源代碼
上傳時間: 2014-01-07
上傳用戶:txfyddz
資源簡介:一個可綜合的同步FIFO的Verilog源代碼
上傳時間: 2015-12-13
上傳用戶:天誠24
資源簡介:遞歸下降分析法構(gòu)造的語法分析機 能夠判斷科學計數(shù)法 可判別的運算符為+-*/()
上傳時間: 2014-06-09
上傳用戶:極客
資源簡介:可綜合的vhdl設(shè)計特點.pdf
上傳時間: 2015-01-21
上傳用戶:gdgzhym
資源簡介:SOURCE INSIGHT的Verilog語法插件,SOURCE INSIGHT支持自動完成等功能,是一個不錯的硬件語言編輯分析器
上傳時間: 2015-08-06
上傳用戶:hphh
資源簡介:可綜合的FIFO存儲器,全部在一個壓縮包中,測試過,可以使用.
上傳時間: 2014-01-17
上傳用戶:yt1993410
資源簡介:一個可以綜合的Verilog 寫的FIFO存儲器 內(nèi)附文檔說明
上傳時間: 2015-11-15
上傳用戶:Avoid98
資源簡介::(1)隨機產(chǎn)生兩個可相加的稀疏矩陣(二維); (2)將產(chǎn)生的稀疏矩陣用兩個三元組表的順序存儲結(jié)構(gòu)存儲; (3)將兩稀疏矩陣相加的結(jié)果存儲在第三個三元組表中。
上傳時間: 2013-12-11
上傳用戶:四只眼
資源簡介:一個可以綜合的Verilog 寫的FIFO存儲器,word格式
上傳時間: 2016-04-23
上傳用戶:天誠24
資源簡介:可綜合的VerilogHDL設(shè)計實例: ---簡化的RISC 8位CPU設(shè)計簡介---
上傳時間: 2016-08-09
上傳用戶:zwei41
資源簡介:基于Xilinx Vertex4的可綜合的二級DCM模塊源代碼,可生成400Mhz時鐘信號
上傳時間: 2013-11-25
上傳用戶:515414293
資源簡介:基于Xilinx Vertex2的可綜合的2048x10位的讀寫可控制FIFO模塊源代碼,深度可控
上傳時間: 2017-01-17
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資源簡介:此代碼用于生成測試PCI設(shè)備的Verilog代碼(Verilog代碼為一種硬件描述語言)。此代碼可以直接運行于LINUX下。
上傳時間: 2017-01-31
上傳用戶:wqxstar
資源簡介:介紹Verilog HDL, 內(nèi)容包括: – Verilog應用 – Verilog語言的構(gòu)成元素 – 結(jié)構(gòu)級描述及仿真 – 行為級描述及仿真 – 延時的特點及說明 – 介紹Verilog testbench • 激勵和控制和描述 • 結(jié)果的產(chǎn)生及驗證 – 任務task及函數(shù)function ...
上傳時間: 2013-12-19
上傳用戶:shanml
資源簡介:北大微電子學系于敦山老師的課件,介紹Verilog HDL、Cadence Verilog仿真器、可綜合的Verilog HDL、設(shè)計舉例、自動布局布線工具、Verilog的詞匯約定等內(nèi)容
上傳時間: 2013-11-25
上傳用戶:chenbhdt
資源簡介:Uart port 是一段不錯的,完全可綜合的Verilog源碼
上傳時間: 2014-12-08
上傳用戶:sqq
資源簡介:????????Verilog_HDL的基本語法詳解(夏宇聞版):Verilog HDL是一種用于數(shù)字邏輯電路設(shè)計的語言。用Verilog HDL描述的電路設(shè)計就是該電路的Verilog HDL模型。Verilog HDL既是一種行為描述的語言也是一種結(jié)構(gòu)描述的語言。這也就是說,既可以用電路的功...
上傳時間: 2013-11-23
上傳用戶:青春給了作業(yè)95
資源簡介:????????Verilog_HDL的基本語法詳解(夏宇聞版):Verilog HDL是一種用于數(shù)字邏輯電路設(shè)計的語言。用Verilog HDL描述的電路設(shè)計就是該電路的Verilog HDL模型。Verilog HDL既是一種行為描述的語言也是一種結(jié)構(gòu)描述的語言。這也就是說,既可以用電路的功...
上傳時間: 2014-12-04
上傳用戶:cppersonal
資源簡介:Synthesizable Verilo---syntax and semantics一本很好的關(guān)于Verilog可綜合設(shè)計的參考書
上傳時間: 2015-02-16
上傳用戶:葉山豪
資源簡介:這是一個很好的Verilog 編寫的8位RISC CPU源碼(可做為MCU),并且包括完整的C 語言的測試代碼。
上傳時間: 2014-01-05
上傳用戶:李夢晗
資源簡介:硬件描述語言:怎么樣寫狀態(tài)機(英文)。可綜合風格的狀態(tài)機寫法,并有例子說明。謝謝大家
上傳時間: 2015-07-15
上傳用戶:fnhhs
資源簡介:拿Verilog和vhdl編寫的串口通信代碼(可綜合)
上傳時間: 2015-08-22
上傳用戶:bcjtao
資源簡介:第一章 數(shù)字信號處理、計算、程序、算法和硬線邏輯的基本概念 第二章 Verilog HDL設(shè)計方法概述 第三章 Verilog HDL的基本語法 第四章 不同抽象級別的Verilog HDL模型 第五章 基本運算邏輯和它們的Verilog HDL模型 第六章 運算和數(shù)據(jù)流動控制邏輯 第七章...
上傳時間: 2016-02-08
上傳用戶:ardager
資源簡介:Verilog源代碼 王金明教程用的配套代碼和一些可綜合代碼
上傳時間: 2016-05-19
上傳用戶:ccclll
資源簡介:集成電路基礎(chǔ)(復旦大學) 一、集成電路的類型和特點 二、集成電路的設(shè)計制造 三、集成電路的經(jīng)濟預算 四、集成電路設(shè)計指標 五、集成電路設(shè)計的綜合因數(shù)考慮
上傳時間: 2016-12-08
上傳用戶:sunjet
資源簡介:Uart Verilog 代碼 可綜合 很好的代碼
上傳時間: 2017-03-11
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