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  標(biāo)簽： VERILOG 編程

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  標(biāo)簽： FPGA VERILOG FIFO 軟硬件

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  上傳時(shí)間： 2013-08-21

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• VERILOG編程參考用書免費(fèi)下載

  資源簡(jiǎn)介：VERILOG編程參考用書

  標(biāo)簽： VERILOG 編程

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• system VERILOG編程免費(fèi)下載

  資源簡(jiǎn)介：system VERILOG編程

  標(biāo)簽： VERILOG system 編程

  上傳時(shí)間： 2013-12-29

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• 一個(gè)很好的利用VERILOG編程實(shí)現(xiàn)的cpu程序免費(fèi)下載

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  標(biāo)簽： VERILOG cpu 編程實(shí)現(xiàn) 程序

  上傳時(shí)間： 2015-04-20

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• 這些是VERILOG編程實(shí)例2,僅供參考免費(fèi)下載

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• 這些是VERILOG編程實(shí)例3,僅供參考免費(fèi)下載

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• 這些是VERILOG編程實(shí)例4,僅供參考免費(fèi)下載

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• 這些是VERILOG編程實(shí)例5,僅供參考免費(fèi)下載

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• 利用VERILOG編程實(shí)現(xiàn)狀態(tài)機(jī)的例子。很不錯(cuò)的。免費(fèi)下載

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  標(biāo)簽： VERILOG 編程實(shí)現(xiàn) 狀態(tài)

  上傳時(shí)間： 2015-05-10

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• VERILOG 編程 有測(cè)試文檔 基于查表結(jié)構(gòu)實(shí)現(xiàn) 離散余弦變換dct 來源：opencores免費(fèi)下載

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  上傳時(shí)間： 2013-12-09

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• 通過VFP編程來將數(shù)據(jù)壓縮并存放在軟盤內(nèi)上報(bào)免費(fèi)下載

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  標(biāo)簽： VFP 編程 數(shù)據(jù)壓縮 軟盤

  上傳時(shí)間： 2014-01-01

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  上傳時(shí)間： 2014-11-06

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• 通過VC編程實(shí)現(xiàn)收詞程序,并且通過編程實(shí)現(xiàn)數(shù)據(jù)庫(kù)的建立,并且建立了索引免費(fèi)下載

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  上傳時(shí)間： 2015-06-15

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• 通過evc編程實(shí)現(xiàn)wince下led燈中斷控制免費(fèi)下載

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  上傳時(shí)間： 2015-07-13

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• VERILOG編程ps2接口設(shè)計(jì),基于fpga的設(shè)計(jì)免費(fèi)下載

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• 動(dòng)態(tài)數(shù)碼管顯示技術(shù).通過c51編程控制數(shù)碼管的動(dòng)態(tài)顯示免費(fèi)下載

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• 通過vc編程實(shí)現(xiàn)數(shù)字圖象的邊緣檢測(cè),是以Sobel算子來實(shí)現(xiàn)的免費(fèi)下載

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• 三菱FX系列PLC密碼讀取程序 通過PLC編程線連接電腦串口免費(fèi)下載

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  標(biāo)簽： PLC 三菱FX系列 密碼 串口

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• 信道估計(jì)VERILOG編程免費(fèi)下載

  資源簡(jiǎn)介：信道估計(jì)VERILOG編程，本程序開發(fā)環(huán)境為Xilinx ISE7.1

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• 自動(dòng)增益控制VERILOG編程免費(fèi)下載

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• 基于SAMSUNG S3C44B0X 微處理器和RTL8019AS 以太網(wǎng)物理層接口的低功耗網(wǎng)絡(luò)控制器, 并通過Socket 編程在嵌入式μCLinux 系統(tǒng)上實(shí)現(xiàn)了網(wǎng)絡(luò)通信, 達(dá)到系統(tǒng)設(shè)計(jì)目標(biāo).免費(fèi)下載

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  標(biāo)簽： S3C44B0X SAMSUNG CLinux Socket

  上傳時(shí)間： 2016-03-23

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• 作者通過matlab編程免費(fèi)下載

  資源簡(jiǎn)介：作者通過matlab編程，對(duì)遺傳算法進(jìn)行了演示。遺傳算法是一種全局優(yōu)化算法，不僅對(duì)單個(gè)算法可以進(jìn)行優(yōu)化，也可以對(duì)多個(gè)算法進(jìn)行組合優(yōu)化。

  標(biāo)簽： matlab 編程

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• 基于Maxplus2的VERILOG編程免費(fèi)下載

  資源簡(jiǎn)介：基于Maxplus2的VERILOG編程，實(shí)現(xiàn)交通燈功能（包含倒計(jì)時(shí)）

  標(biāo)簽： Maxplus2 VERILOG 編程

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• 對(duì)兩種調(diào)相方法進(jìn)行分析比較,通過MATLAB編程對(duì)比兩種方式的區(qū)別與聯(lián)系免費(fèi)下載

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• 通過VERILOG HDL語(yǔ)言使用CPLD連接PS2鍵盤.免費(fèi)下載

  資源簡(jiǎn)介：通過VERILOG HDL語(yǔ)言使用CPLD連接PS2鍵盤.

  標(biāo)簽： VERILOG CPLD HDL PS2

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