相 關(guān) 資 源

• IDE的Verilog設(shè)計(jì)免費(fèi)下載

  資源簡(jiǎn)介：IDE的Verilog設(shè)計(jì)，已經(jīng)經(jīng)過(guò)驗(yàn)證。

  標(biāo)簽： Verilog IDE

  上傳時(shí)間： 2014-01-23

  上傳用戶：thesk123

• 一個(gè)嵌入式RISC CPU 的Verilog 設(shè)計(jì)源碼免費(fèi)下載

  資源簡(jiǎn)介：一個(gè)嵌入式RISC CPU 的Verilog 設(shè)計(jì)源碼，可綜合。內(nèi)含詳細(xì)的設(shè)計(jì)文擋。

  標(biāo)簽： Verilog RISC CPU 嵌入式

  上傳時(shí)間： 2015-04-16

  上傳用戶：tianjinfan

• 異步FIFO控制器的Verilog設(shè)計(jì)與實(shí)現(xiàn)免費(fèi)下載

  資源簡(jiǎn)介：異步FIFO控制器的Verilog設(shè)計(jì)與實(shí)現(xiàn)

  標(biāo)簽： Verilog FIFO 控制器

  上傳時(shí)間： 2014-01-22

  上傳用戶：exxxds

• 先進(jìn)先出緩存器的Verilog設(shè)計(jì)與實(shí)現(xiàn)免費(fèi)下載

  資源簡(jiǎn)介：先進(jìn)先出緩存器的Verilog設(shè)計(jì)與實(shí)現(xiàn)

  標(biāo)簽： Verilog 緩存器

  上傳時(shí)間： 2017-02-25

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• 一些接口電路的Verilog設(shè)計(jì)免費(fèi)下載

  資源簡(jiǎn)介：一些接口電路的Verilog設(shè)計(jì)，主要包括IIC、PS2、矩陣鍵盤(pán)、RS232、還有一些基礎(chǔ)試驗(yàn)的源代碼如：除法器、多路選擇器、加法器、減法器、8位優(yōu)先編碼器等。

  標(biāo)簽： Verilog 接口電路

  上傳時(shí)間： 2013-12-21

  上傳用戶：a3318966

• LPC總線從設(shè)備的Verilog設(shè)計(jì),包含狀態(tài)機(jī)和中斷功能。免費(fèi)下載

  資源簡(jiǎn)介：LPC總線從設(shè)備的Verilog設(shè)計(jì),包含狀態(tài)機(jī)和中斷功能。

  標(biāo)簽： Verilog LPC 總線 中斷功能

  上傳時(shí)間： 2014-06-04

  上傳用戶：anng

• 十六進(jìn)制七段數(shù)碼顯示器的Verilog設(shè)計(jì)免費(fèi)下載

  資源簡(jiǎn)介：學(xué)習(xí)7段數(shù)碼顯示譯碼器、十六進(jìn)制計(jì)數(shù)器以及頂層連接模塊的Verilog設(shè)計(jì)； 2、掌握組合邏輯，時(shí)序邏輯以及用例化語(yǔ)句實(shí)現(xiàn)頂層模塊的Verilog設(shè)計(jì)方法； 3、熟悉QuartusⅡ的整個(gè)設(shè)計(jì)流程，仿真方法，引腳鎖定，下載及測(cè)試方法。

  標(biāo)簽： Verilog 十六進(jìn)制 七段數(shù)碼 顯示器

  上傳時(shí)間： 2019-05-30

  上傳用戶：Lily_liu

• FPGA CPLD中的Verilog設(shè)計(jì)小技巧免費(fèi)下載

  資源簡(jiǎn)介：FPGA CPLD中的Verilog設(shè)計(jì)小技巧? ? ? ? ? ? ? ? ?

  標(biāo)簽： fpga cpld Verilog

  上傳時(shí)間： 2022-07-19

  上傳用戶：jason_vip1

• 基于FPGA的多功能數(shù)字鐘的設(shè)計(jì)與實(shí)現(xiàn) 內(nèi)附有詳盡的Verilog HDL源碼免費(fèi)下載

  資源簡(jiǎn)介：基于FPGA的多功能數(shù)字鐘的設(shè)計(jì)與實(shí)現(xiàn) 內(nèi)附有詳盡的Verilog HDL源碼，其功能主要有：時(shí)間設(shè)置，時(shí)間顯示，跑表，分頻，日期設(shè)置，日期顯示等

  標(biāo)簽： Verilog FPGA HDL 多功能

  上傳時(shí)間： 2013-08-18

  上傳用戶：問(wèn)題問(wèn)題

• PLD與8051接口的參考設(shè)計(jì) Xilinx提供的Verilog源代碼免費(fèi)下載

  資源簡(jiǎn)介：PLD與8051接口的參考設(shè)計(jì) Xilinx提供的Verilog源代碼

  標(biāo)簽： Verilog Xilinx 8051 PLD

  上傳時(shí)間： 2014-01-01

  上傳用戶：xzt

• 一個(gè)非常簡(jiǎn)單的cpu設(shè)計(jì)的原代碼,是用Verilog編寫(xiě)的免費(fèi)下載

  資源簡(jiǎn)介：一個(gè)非常簡(jiǎn)單的cpu設(shè)計(jì)的原代碼,是用Verilog編寫(xiě)的

  標(biāo)簽： Verilog cpu 代碼 編寫(xiě)

  上傳時(shí)間： 2014-12-08

  上傳用戶：siguazgb

• 經(jīng)典的Verilog語(yǔ)言學(xué)習(xí)課件,介紹了語(yǔ)言的基礎(chǔ)知識(shí),和實(shí)際中該語(yǔ)言的應(yīng)用包括DSP 設(shè)計(jì)中的各個(gè)方面.免費(fèi)下載

  資源簡(jiǎn)介：經(jīng)典的Verilog語(yǔ)言學(xué)習(xí)課件,介紹了語(yǔ)言的基礎(chǔ)知識(shí),和實(shí)際中該語(yǔ)言的應(yīng)用包括DSP 設(shè)計(jì)中的各個(gè)方面.

  標(biāo)簽： Verilog 語(yǔ)言 DSP 基礎(chǔ)知識(shí)

  上傳時(shí)間： 2014-01-24

  上傳用戶：wqxstar

• 8051單片機(jī)是一種應(yīng)用最廣泛的單片機(jī).它的內(nèi)核設(shè)計(jì)非常精簡(jiǎn),這是用Verilog硬件描述語(yǔ)言寫(xiě)的8051單片機(jī)內(nèi)核免費(fèi)下載

  資源簡(jiǎn)介：8051單片機(jī)是一種應(yīng)用最廣泛的單片機(jī).它的內(nèi)核設(shè)計(jì)非常精簡(jiǎn),這是用Verilog硬件描述語(yǔ)言寫(xiě)的8051單片機(jī)內(nèi)核

  標(biāo)簽： 8051 Verilog 單片機(jī) 內(nèi)核設(shè)計(jì)

  上傳時(shí)間： 2014-01-25

  上傳用戶：wangzhen1990

• usb1.1的對(duì)sd卡的讀寫(xiě)的Verilog代碼,攻大家參考設(shè)計(jì).免費(fèi)下載

  資源簡(jiǎn)介：usb1.1的對(duì)sd卡的讀寫(xiě)的Verilog代碼,攻大家參考設(shè)計(jì).

  標(biāo)簽： Verilog usb 1.1 讀寫(xiě)

  上傳時(shí)間： 2015-08-14

  上傳用戶：清風(fēng)冷雨

• 用Verilog設(shè)計(jì)密勒解碼器 一、題目： 設(shè)計(jì)一個(gè)密勒解碼器電路 二、輸入信號(hào)： 1． DIN：輸入數(shù)據(jù) 2． CLK：頻率為2MHz的方波免費(fèi)下載

  資源簡(jiǎn)介：用Verilog設(shè)計(jì)密勒解碼器 一、題目： 設(shè)計(jì)一個(gè)密勒解碼器電路 二、輸入信號(hào)： 1． DIN：輸入數(shù)據(jù) 2． CLK：頻率為2MHz的方波，占空比為50％ 3． RESET：復(fù)位信號(hào)，低有效 三、輸入信號(hào)說(shuō)明： 輸入數(shù)據(jù)為串行改進(jìn)密勒碼，每個(gè)碼元持續(xù)時(shí)間為8μs，即1...

  標(biāo)簽： Verilog 2MHz DIN CLK

  上傳時(shí)間： 2013-12-02

  上傳用戶：wang0123456789

• vhdl to Verilog語(yǔ)言的編程設(shè)計(jì)免費(fèi)下載

  資源簡(jiǎn)介：vhdl to Verilog語(yǔ)言的編程設(shè)計(jì)，很有參考價(jià)值。

  標(biāo)簽： Verilog vhdl to 語(yǔ)言

  上傳時(shí)間： 2015-11-13

  上傳用戶：2467478207

• 一個(gè)4*4矩陣鍵盤(pán)的Verilog接口程序設(shè)計(jì)（FPGA）免費(fèi)下載

  資源簡(jiǎn)介：一個(gè)4*4矩陣鍵盤(pán)的Verilog接口程序設(shè)計(jì)（FPGA）

  標(biāo)簽： Verilog FPGA 矩陣鍵盤(pán) 接口

  上傳時(shí)間： 2013-12-14

  上傳用戶：chens000

• Verilog設(shè)計(jì)練習(xí)進(jìn)階 對(duì)初學(xué)者來(lái)說(shuō) 是對(duì)所學(xué)知識(shí)不錯(cuò)的檢驗(yàn) 讓你在思考問(wèn)題的同時(shí)所獲更多免費(fèi)下載

  資源簡(jiǎn)介：Verilog設(shè)計(jì)練習(xí)進(jìn)階 對(duì)初學(xué)者來(lái)說(shuō) 是對(duì)所學(xué)知識(shí)不錯(cuò)的檢驗(yàn) 讓你在思考問(wèn)題的同時(shí)所獲更多

  標(biāo)簽： Verilog 進(jìn)階 初學(xué)者

  上傳時(shí)間： 2016-01-09

  上傳用戶：wpwpwlxwlx

• 利用Verilog實(shí)現(xiàn)單片機(jī)的反向設(shè)計(jì)。編程環(huán)境為modelsim6.0免費(fèi)下載

  資源簡(jiǎn)介：利用Verilog實(shí)現(xiàn)單片機(jī)的反向設(shè)計(jì)。編程環(huán)境為modelsim6.0

  標(biāo)簽： modelsim Verilog 6.0 單片機(jī)

  上傳時(shí)間： 2016-01-11

  上傳用戶：yzhl1988

• 用Verilog實(shí)現(xiàn)了IIC接口與EEPROM存儲(chǔ)器的接口設(shè)計(jì)免費(fèi)下載

  資源簡(jiǎn)介：用Verilog實(shí)現(xiàn)了IIC接口與EEPROM存儲(chǔ)器的接口設(shè)計(jì)，非常實(shí)用

  標(biāo)簽： Verilog EEPROM IIC 接口

  上傳時(shí)間： 2016-01-24

  上傳用戶：邶刖

• Verilog設(shè)計(jì)練習(xí)進(jìn)階,針對(duì)的讀者是 Verilog hdl的初學(xué)者。免費(fèi)下載

  資源簡(jiǎn)介：Verilog設(shè)計(jì)練習(xí)進(jìn)階,針對(duì)的讀者是 Verilog hdl的初學(xué)者。

  標(biāo)簽： Verilog hdl 進(jìn)階 初學(xué)者

  上傳時(shí)間： 2014-01-24

  上傳用戶：thinode

• 次文件是華為的Verilog入門(mén)教程 對(duì)于那些用VerilogHDL做硬件設(shè)計(jì)的人肯定有幫助！免費(fèi)下載

  資源簡(jiǎn)介：次文件是華為的Verilog入門(mén)教程 對(duì)于那些用VerilogHDL做硬件設(shè)計(jì)的人肯定有幫助！

  標(biāo)簽： VerilogHDL Verilog 華為 入門(mén)教程

  上傳時(shí)間： 2016-02-04

  上傳用戶：Thuan

• 從算法設(shè)計(jì)到硬線邏輯的實(shí)現(xiàn)：復(fù)雜數(shù)字邏輯系統(tǒng)的Verilog免費(fèi)下載

  資源簡(jiǎn)介：從算法設(shè)計(jì)到硬線邏輯的實(shí)現(xiàn)：復(fù)雜數(shù)字邏輯系統(tǒng)的Verilog

  標(biāo)簽： Verilog 算法設(shè)計(jì) 數(shù)字邏輯 邏輯

  上傳時(shí)間： 2016-03-09

  上傳用戶：weixiao99

• 針對(duì)多DSP 共享總線的通用信號(hào)處理板卡, 介紹了基于PCI9054 和CPCI 總線的接口設(shè)計(jì), 分析了通用WDM總線驅(qū)動(dòng)程序的開(kāi)發(fā)。采用Verilog HDL 用CPLD 設(shè)計(jì)控制時(shí)序?qū)崿F(xiàn)了DS免費(fèi)下載

  資源簡(jiǎn)介：針對(duì)多DSP 共享總線的通用信號(hào)處理板卡, 介紹了基于PCI9054 和CPCI 總線的接口設(shè)計(jì), 分析了通用WDM總線驅(qū)動(dòng)程序的開(kāi)發(fā)。采用Verilog HDL 用CPLD 設(shè)計(jì)控制時(shí)序?qū)崿F(xiàn)了DSP 和 CPCI 總線橋接器PCI9054 之間的普通傳輸和高速DMA 傳輸。驅(qū)動(dòng)程序采用DriverWorks ...

  標(biāo)簽： Verilog 9054 CPCI CPLD

  上傳時(shí)間： 2013-12-24

  上傳用戶：tedo811

• 基于FPGA的多功能數(shù)字鐘Verilog設(shè)計(jì)2007-06-17 21:06基本功能： 1．具有時(shí)、分、秒計(jì)數(shù)顯示功能（6位數(shù)碼管構(gòu)成）免費(fèi)下載

  資源簡(jiǎn)介：基于FPGA的多功能數(shù)字鐘Verilog設(shè)計(jì)2007-06-17 21:06基本功能： 1．具有時(shí)、分、秒計(jì)數(shù)顯示功能（6位數(shù)碼管構(gòu)成），以24小時(shí)循環(huán)為計(jì)時(shí)基準(zhǔn)。 2. 具有調(diào)節(jié)小時(shí)、分鐘的功能。 3．具有整點(diǎn)報(bào)時(shí)功能，整點(diǎn)報(bào)時(shí)的同時(shí)數(shù)碼管顯示閃爍提示。

  標(biāo)簽： Verilog FPGA 2007 06

  上傳時(shí)間： 2016-03-10

  上傳用戶：cc1915

• Verilog設(shè)計(jì)正弦波波形模塊,可自己通過(guò)參數(shù)設(shè)置得到所需峰值的波形免費(fèi)下載

  資源簡(jiǎn)介：Verilog設(shè)計(jì)正弦波波形模塊,可自己通過(guò)參數(shù)設(shè)置得到所需峰值的波形

  標(biāo)簽： Verilog 波形 正弦波 模塊

  上傳時(shí)間： 2014-01-05

  上傳用戶：zhliu007

• 實(shí)現(xiàn)了USB接口。介紹了如何使用Verilog語(yǔ)言實(shí)現(xiàn)USB的程序設(shè)計(jì)。免費(fèi)下載

  資源簡(jiǎn)介：實(shí)現(xiàn)了USB接口。介紹了如何使用Verilog語(yǔ)言實(shí)現(xiàn)USB的程序設(shè)計(jì)。

  標(biāo)簽： USB Verilog 接口 如何使用

  上傳時(shí)間： 2016-05-01

  上傳用戶：ynwbosss

• DDR SRAM控制器的Verilog完整設(shè)計(jì)文檔（包含有完整的Verilog源代碼）免費(fèi)下載

  資源簡(jiǎn)介：DDR SRAM控制器的Verilog完整設(shè)計(jì)文檔（包含有完整的Verilog源代碼），

  標(biāo)簽： Verilog SRAM DDR 控制器

  上傳時(shí)間： 2013-12-17

  上傳用戶：yangbo69

• Verilog設(shè)計(jì)的UART事例免費(fèi)下載

  資源簡(jiǎn)介：Verilog設(shè)計(jì)的UART事例，適合于初學(xué)者

  標(biāo)簽： Verilog UART

  上傳時(shí)間： 2016-06-26

  上傳用戶：aeiouetla

• 用Verilog設(shè)計(jì)了一個(gè)簡(jiǎn)潔而實(shí)用的I2C總線控制器免費(fèi)下載

  資源簡(jiǎn)介：用Verilog設(shè)計(jì)了一個(gè)簡(jiǎn)潔而實(shí)用的I2C總線控制器，對(duì)大家學(xué)習(xí)FPGA和I2C總線接口等相關(guān)方面的知識(shí)有較大的幫助。

  標(biāo)簽： Verilog I2C 總線控制器

  上傳時(shí)間： 2014-10-29

  上傳用戶：ljmwh2000