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  標(biāo)簽： xilinx 源碼

  上傳時(shí)間： 2013-12-21

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  標(biāo)簽： xilinx FPGA 七段碼 定時(shí)器

  上傳時(shí)間： 2015-05-26

  上傳用戶：xjz632

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  上傳時(shí)間： 2017-05-23

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  上傳時(shí)間： 2015-01-04

  上傳用戶：Divine

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  上傳時(shí)間： 2013-12-03

  上傳用戶：nanshan

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  標(biāo)簽： 4dbpsk 源碼 設(shè)計(jì)實(shí)現(xiàn)

  上傳時(shí)間： 2013-11-26

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  標(biāo)簽： usb_xilinx_vhdl xilinx FPGA VHDL

  上傳時(shí)間： 2013-12-19

  上傳用戶：cainaifa

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  標(biāo)簽： 樹 源碼

  上傳時(shí)間： 2014-05-25

  上傳用戶：sunjet

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  標(biāo)簽： TV-tree 源碼

  上傳時(shí)間： 2014-11-26

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  標(biāo)簽： sap ERP 分 源碼

  上傳時(shí)間： 2015-08-26

  上傳用戶：dave520l

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  資源簡介：Intrisyc 公司的PXA255-bootloader,源碼易懂，修改簡單，而且還支持wince啟動(dòng)。

  標(biāo)簽： bootloader Intrisyc 255 PXA

  上傳時(shí)間： 2015-10-04

  上傳用戶：wuyuying

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  上傳時(shí)間： 2014-01-16

  上傳用戶：凌云御清風(fēng)

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  上傳時(shí)間： 2016-02-09

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  上傳時(shí)間： 2013-12-20

  上傳用戶：遠(yuǎn)遠(yuǎn)ssad

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  上傳時(shí)間： 2016-02-09

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  上傳時(shí)間： 2013-12-02

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  上傳時(shí)間： 2014-08-11

  上傳用戶：skfreeman

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  上傳時(shí)間： 2016-02-09

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  上傳時(shí)間： 2016-05-31

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  上傳時(shí)間： 2016-07-08

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  上傳時(shí)間： 2016-09-25

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  資源簡介：xilinx公司的FPGA實(shí)現(xiàn)數(shù)字視頻信號(hào)處理器。語言是VHDL。

  標(biāo)簽： xilinx FPGA VHDL 數(shù)字視頻

  上傳時(shí)間： 2013-12-04

  上傳用戶：wangchong

• 小波圖像編碼中SPIHT算法的C++實(shí)現(xiàn)源碼免費(fèi)下載

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  標(biāo)簽： SPIHT 圖像編碼 算法 源碼

  上傳時(shí)間： 2014-03-07

  上傳用戶：llandlu

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  標(biāo)簽： 神經(jīng)網(wǎng)絡(luò) 源碼 人工神經(jīng)網(wǎng)絡(luò)

  上傳時(shí)間： 2013-12-26

  上傳用戶：cjf0304

• php 留言板的功能實(shí)現(xiàn)源碼 及論文介紹 其中實(shí)現(xiàn)信息的添加 刪除等 希望你有用免費(fèi)下載

  資源簡介：php 留言板的功能實(shí)現(xiàn)源碼 及論文介紹 其中實(shí)現(xiàn)信息的添加 刪除等 希望你有用

  標(biāo)簽： php 留言板 源碼 刪除

  上傳時(shí)間： 2017-07-29

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  資源簡介：H.264基于baseline解碼器的C++實(shí)現(xiàn)源碼，適于初學(xué)者

  標(biāo)簽： baseline 264 解碼器 源碼

  上傳時(shí)間： 2014-11-22

  上傳用戶：zwei41

• xilinx公司的開放的源碼免費(fèi)下載

  資源簡介：xilinx公司的開放的源碼，很有參考價(jià)值，其中有ddl，fifo控制等。

  標(biāo)簽： xilinx 源碼

  上傳時(shí)間： 2015-12-06

  上傳用戶：壞天使kk

• xilinx公司的ML505開發(fā)板參考設(shè)計(jì)源碼打包免費(fèi)下載

  資源簡介：xilinx公司的ML505開發(fā)板參考設(shè)計(jì)源碼打包

  標(biāo)簽： xilinx 505 ML 開發(fā)板

  上傳時(shí)間： 2016-12-21

  上傳用戶：ouyangtongze

• 提出了一個(gè)采用(2,1,7)卷積碼+QPSK的中頻調(diào)制解調(diào)方案,并在xilinx公司的100萬 門FPGA芯片上實(shí)現(xiàn)了該系統(tǒng)。該系統(tǒng)在信噪比SNR為6dB左右時(shí)可實(shí)現(xiàn)速率超過1Mbit/s、誤碼率 免費(fèi)下載

  資源簡介：提出了一個(gè)采用(2,1,7)卷積碼+QPSK的中頻調(diào)制解調(diào)方案,并在xilinx公司的100萬 門FPGA芯片上實(shí)現(xiàn)了該系統(tǒng)。該系統(tǒng)在信噪比SNR為6dB左右時(shí)可實(shí)現(xiàn)速率超過1Mbit/s、誤碼率 小于10-5的數(shù)據(jù)傳輸。

  標(biāo)簽： xilinx QPSK FPGA Mbit

  上傳時(shí)間： 2014-01-05

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• 基于FPGA的多功能數(shù)字鐘的設(shè)計(jì)與實(shí)現(xiàn) 內(nèi)附有詳盡的Verilog HDL源碼免費(fèi)下載

  資源簡介：基于FPGA的多功能數(shù)字鐘的設(shè)計(jì)與實(shí)現(xiàn) 內(nèi)附有詳盡的Verilog HDL源碼，其功能主要有：時(shí)間設(shè)置，時(shí)間顯示，跑表，分頻，日期設(shè)置，日期顯示等

  標(biāo)簽： Verilog FPGA HDL 多功能

  上傳時(shí)間： 2013-08-18

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