verilog語(yǔ)言 實(shí)現(xiàn)5分頻程序
資源簡(jiǎn)介：verilog語(yǔ)言 實(shí)現(xiàn)5分頻程序
上傳時(shí)間： 2013-12-24
上傳用戶：851197153
資源簡(jiǎn)介：用VHDL語(yǔ)言實(shí)現(xiàn)六分頻，并且已經(jīng)通過(guò)編譯和仿真。由此可舉一反三，實(shí)現(xiàn)任意偶數(shù)次分頻。
上傳時(shí)間： 2015-09-19
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資源簡(jiǎn)介：這是一個(gè)用VHDL語(yǔ)言寫(xiě)的分頻程序,可用得著
上傳時(shí)間： 2015-12-16
上傳用戶：jiahao131
資源簡(jiǎn)介：CPLD_EPM7064程序,運(yùn)用計(jì)數(shù)器實(shí)現(xiàn)的分頻程序,VHDL
上傳時(shí)間： 2014-01-07
上傳用戶：zhangjinzj
資源簡(jiǎn)介：verilog HDL語(yǔ)言編寫(xiě)的5分頻電路。采用兩路時(shí)鐘相邏輯作用產(chǎn)生。
上傳時(shí)間： 2015-07-18
上傳用戶：yulg
資源簡(jiǎn)介：該程序用VHDL硬件描述語(yǔ)言編寫(xiě)而成,已調(diào)試通過(guò),程序運(yùn)行后可實(shí)現(xiàn)三分頻,這樣就用軟件設(shè)計(jì)代替了硬件設(shè)計(jì),方便,穩(wěn)定,不需要硬件調(diào)試!
上傳時(shí)間： 2013-12-24
上傳用戶：huyiming139
資源簡(jiǎn)介：采用等精度測(cè)頻原理的頻率計(jì)的程序與仿真,用verilog語(yǔ)言實(shí)現(xiàn),可以仿真綜合得到所想時(shí)序!
上傳時(shí)間： 2016-03-20
上傳用戶：Altman
資源簡(jiǎn)介：有實(shí)驗(yàn)結(jié)果,用MOSIN6編寫(xiě)的,是verilog HDL語(yǔ)言實(shí)現(xiàn)的. 練習(xí)三 利用條件語(yǔ)句實(shí)現(xiàn)計(jì)數(shù)分頻時(shí)序電路 實(shí)驗(yàn)?zāi)康模? 1. 掌握條件語(yǔ)句在簡(jiǎn)單時(shí)序模塊設(shè)計(jì)中的使用； 2. 學(xué)習(xí)在verilog模塊中應(yīng)用計(jì)數(shù)器； 3. 學(xué)習(xí)測(cè)試模塊的編寫(xiě)、綜合和不同層次的仿真。 練習(xí)四 ...
上傳時(shí)間： 2016-11-19
上傳用戶：mhp0114
資源簡(jiǎn)介：利用VHDL語(yǔ)言描述的5分頻器（改變程序中m1,m2值，可作為任意奇數(shù)分頻器）
上傳時(shí)間： 2013-12-23
上傳用戶：稀世之寶039
資源簡(jiǎn)介：該程序是用VHDL語(yǔ)言實(shí)現(xiàn)的時(shí)鐘分頻程序，可以把高頻時(shí)鐘信號(hào)分成低頻時(shí)鐘信號(hào)，便于實(shí)際應(yīng)用。
上傳時(shí)間： 2017-08-19
上傳用戶：wcl168881111111
資源簡(jiǎn)介：此程序是用硬件描述語(yǔ)言VHDL編寫(xiě)的分頻程序，實(shí)現(xiàn)了不同的頻率輸入。
上傳時(shí)間： 2016-11-15
上傳用戶：talenthn
資源簡(jiǎn)介：用verilog語(yǔ)言實(shí)現(xiàn)的ARM7處理器的標(biāo)準(zhǔn)內(nèi)核的源代碼程序,nnARM, 具有很好的參考價(jià)值
上傳時(shí)間： 2015-05-10
上傳用戶：wanghui2438
資源簡(jiǎn)介：用verilog寫(xiě)的cpld的各種分頻程序，希望大家指正，謝謝！
上傳時(shí)間： 2015-06-23
上傳用戶：nanxia
資源簡(jiǎn)介：實(shí)現(xiàn)了USB接口。介紹了如何使用verilog語(yǔ)言實(shí)現(xiàn)USB的程序設(shè)計(jì)。
上傳時(shí)間： 2016-05-01
上傳用戶：ynwbosss
資源簡(jiǎn)介：5分頻cpld原理圖實(shí)現(xiàn)，實(shí)現(xiàn)正交編碼5分頻
上傳時(shí)間： 2016-07-26
上傳用戶：英雄
資源簡(jiǎn)介：verilog寫(xiě)的分頻程序,可以對(duì)輸入的頻率分頻
上傳時(shí)間： 2016-11-01
上傳用戶：wfeel
資源簡(jiǎn)介：這是用verilog語(yǔ)言實(shí)現(xiàn)的1024點(diǎn)ff程序t
上傳時(shí)間： 2016-11-09
上傳用戶：鳳臨西北
資源簡(jiǎn)介：一個(gè)1.5分頻的VHDL程序,經(jīng)過(guò)編譯和仿真.
上傳時(shí)間： 2016-12-04
上傳用戶：zhangyi99104144
資源簡(jiǎn)介：視頻解壓縮程序（用verilog語(yǔ)言實(shí)現(xiàn)）
上傳時(shí)間： 2013-12-23
上傳用戶：lijianyu172
資源簡(jiǎn)介：fpga上實(shí)現(xiàn)的最小是0.5分頻的任意分頻器
上傳時(shí)間： 2017-03-24
上傳用戶：417313137
資源簡(jiǎn)介：verilog實(shí)現(xiàn)無(wú)分頻時(shí)鐘，包括測(cè)試文件，經(jīng)過(guò)驗(yàn)證可用
上傳時(shí)間： 2017-05-19
上傳用戶：牧羊人8920
資源簡(jiǎn)介：verilog語(yǔ)言實(shí)現(xiàn)的基于MIPS體系結(jié)構(gòu)的微處理器程序，一個(gè)時(shí)鐘周期執(zhí)行一條指令。
上傳時(shí)間： 2013-12-11
上傳用戶：咔樂(lè)塢
資源簡(jiǎn)介：一個(gè)任意整數(shù)分頻程序,采用VHDL語(yǔ)言編寫(xiě)，編譯通過(guò)
上傳時(shí)間： 2017-07-04
上傳用戶：xiaoxiang
資源簡(jiǎn)介：不同方法FPGA/verilog實(shí)現(xiàn)3分頻,簡(jiǎn)單易懂，便于理解
上傳時(shí)間： 2014-09-05
上傳用戶：源弋弋
資源簡(jiǎn)介：VHDL語(yǔ)言編寫(xiě)三分頻，可以擴(kuò)展實(shí)現(xiàn)任意奇數(shù)
上傳時(shí)間： 2013-12-01
上傳用戶：ynsnjs
資源簡(jiǎn)介：AES高級(jí)加密算法的verilog語(yǔ)言實(shí)現(xiàn)。同時(shí)附有AES協(xié)議的pdf文檔，和此代碼的測(cè)試程序，可作為一個(gè)IP核直接使用，可減少開(kāi)發(fā)人員的設(shè)計(jì)時(shí)間。
上傳時(shí)間： 2014-01-08
上傳用戶：PresidentHuang
資源簡(jiǎn)介：采用C語(yǔ)言來(lái)編輯分頻 測(cè)控 計(jì)數(shù)和儲(chǔ)存。和硬件相匹配，用單片機(jī)來(lái)實(shí)現(xiàn)的FM調(diào)制器
上傳時(shí)間： 2015-06-14
上傳用戶：ddddddos
資源簡(jiǎn)介：用于FPGA的N+0.5分頻代碼，可以用來(lái)進(jìn)行非整數(shù)分頻！
上傳時(shí)間： 2013-08-06
上傳用戶：weixiao99
資源簡(jiǎn)介：采用verilog語(yǔ)言,實(shí)現(xiàn)了FPGA控制視頻芯片的數(shù)據(jù)采集,并將數(shù)據(jù)按幀存儲(chǔ)起來(lái)
上傳時(shí)間： 2013-09-01
上傳用戶：喵米米米
資源簡(jiǎn)介：基于VHDL語(yǔ)言的多種分頻程序
上傳時(shí)間： 2013-10-27
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