VERILOG實(shí)現(xiàn)無分頻時(shí)鐘,包括測試文件,經(jīng)過驗(yàn)證可用
資源簡介:VERILOG實(shí)現(xiàn)無分頻時(shí)鐘,包括測試文件,經(jīng)過驗(yàn)證可用
上傳時(shí)間: 2017-05-19
上傳用戶:牧羊人8920
資源簡介:不同方法FPGA/VERILOG實(shí)現(xiàn)3分頻,簡單易懂,便于理解
上傳時(shí)間: 2014-09-05
上傳用戶:源弋弋
資源簡介:實(shí)現(xiàn)同一個(gè)時(shí)鐘輸入,可以實(shí)現(xiàn)多分頻,在一個(gè)時(shí)鐘的驅(qū)動下
上傳時(shí)間: 2014-01-17
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資源簡介:有實(shí)驗(yàn)結(jié)果,用MOSIN6編寫的,是VERILOG HDL語言實(shí)現(xiàn)的. 練習(xí)三 利用條件語句實(shí)現(xiàn)計(jì)數(shù)分頻時(shí)序電路 實(shí)驗(yàn)?zāi)康模? 1. 掌握條件語句在簡單時(shí)序模塊設(shè)計(jì)中的使用; 2. 學(xué)習(xí)在VERILOG模塊中應(yīng)用計(jì)數(shù)器; 3. 學(xué)習(xí)測試模塊的編寫、綜合和不同層次的仿真。 練習(xí)四 ...
上傳時(shí)間: 2016-11-19
上傳用戶:mhp0114
資源簡介:VERILOG語言 實(shí)現(xiàn)5分頻程序
上傳時(shí)間: 2013-12-24
上傳用戶:851197153
資源簡介:用vhdl實(shí)現(xiàn)的分頻器,可產(chǎn)生任意對主時(shí)鐘的分頻,從而是實(shí)現(xiàn)不同頻率pwm的控制
上傳時(shí)間: 2016-06-01
上傳用戶:6546544
資源簡介:用VERILOG編寫適中分頻器 并且還有測試程序
上傳時(shí)間: 2013-11-28
上傳用戶:dongqiangqiang
資源簡介:用VERILOG編寫適中分頻器 并且還有測試程序
上傳時(shí)間: 2013-12-17
上傳用戶:evil
資源簡介:用VHDL語言實(shí)現(xiàn)六分頻,并且已經(jīng)通過編譯和仿真。由此可舉一反三,實(shí)現(xiàn)任意偶數(shù)次分頻。
上傳時(shí)間: 2015-09-19
上傳用戶:yyq123456789
資源簡介:該程序用VHDL硬件描述語言編寫而成,已調(diào)試通過,程序運(yùn)行后可實(shí)現(xiàn)三分頻,這樣就用軟件設(shè)計(jì)代替了硬件設(shè)計(jì),方便,穩(wěn)定,不需要硬件調(diào)試!
上傳時(shí)間: 2013-12-24
上傳用戶:huyiming139
資源簡介:CPLD_EPM7064程序,運(yùn)用計(jì)數(shù)器實(shí)現(xiàn)的分頻程序,VHDL
上傳時(shí)間: 2014-01-07
上傳用戶:zhangjinzj
資源簡介:VERILOG寫的分頻程序,可以對輸入的頻率分頻
上傳時(shí)間: 2016-11-01
上傳用戶:wfeel
資源簡介:一個(gè)實(shí)現(xiàn)整數(shù)分頻的VHDL代碼,只要把n設(shè)置成你所需要的分頻的數(shù)值就行
上傳時(shí)間: 2016-11-23
上傳用戶:鳳臨西北
資源簡介:這是我在ISP編程實(shí)驗(yàn)中獨(dú)立編寫的一個(gè)采用行為描述方式實(shí)現(xiàn)的分頻器,通過兩個(gè)并行進(jìn)程對輸入信號CLK進(jìn)行8分頻,占空比為1:7
上傳時(shí)間: 2017-01-19
上傳用戶:xiaohuanhuan
資源簡介:用FPGA仿真實(shí)現(xiàn)數(shù)控分頻器,完整的工程文件
上傳時(shí)間: 2014-06-18
上傳用戶:dyctj
資源簡介:vhdl實(shí)現(xiàn)任意分頻,在fpga上測試成功,只需修改一個(gè)變量即可實(shí)現(xiàn)任意分頻
上傳時(shí)間: 2014-01-16
上傳用戶:ccclll
資源簡介:用VERILOG編寫的三分頻器代碼,用modelsim測試沒有問題,有問題請反饋給我
上傳時(shí)間: 2017-02-26
上傳用戶:zhangqi
資源簡介:一個(gè)簡單的VHDL分頻模塊,可以嵌套自己的子程序?qū)崿F(xiàn)任意分頻
上傳時(shí)間: 2015-05-14
上傳用戶:qiaoyue
資源簡介:用VERILOG實(shí)現(xiàn)基于FPGA的通用分頻器
上傳時(shí)間: 2013-08-30
上傳用戶:xingyuewubian
資源簡介:VERILOG HDL語言編寫的5分頻電路。采用兩路時(shí)鐘相邏輯作用產(chǎn)生。
上傳時(shí)間: 2015-07-18
上傳用戶:yulg
資源簡介:用VERILOG實(shí)現(xiàn)基于FPGA的通用分頻器
上傳時(shí)間: 2015-08-20
上傳用戶:songrui
資源簡介:這是一個(gè)數(shù)字時(shí)鐘的VERILOG程序 仿真通過 能實(shí)現(xiàn)秒 分 時(shí) 計(jì)時(shí)
上傳時(shí)間: 2013-12-19
上傳用戶:TF2015
資源簡介:VERILOG分頻器~時(shí)鐘為50hmz,波特率采用9600bps~
上傳時(shí)間: 2013-12-27
上傳用戶:lwwhust
資源簡介:時(shí)鐘分頻電路實(shí)現(xiàn)精講(19 pages)——意法半導(dǎo)體
上傳時(shí)間: 2013-12-05
上傳用戶:alan-ee
資源簡介:用最少的CPLD資源,用VERILOG在QuartusII7.1上實(shí)現(xiàn)的1280分頻.
上傳時(shí)間: 2016-03-18
上傳用戶:253189838
資源簡介:實(shí)現(xiàn)任意小數(shù)分頻的VHDL源代碼,我自己寫的,仿真結(jié)果是正確的,希望對大家有用!我是打算將400M的時(shí)鐘分為57.344M
上傳時(shí)間: 2016-03-26
上傳用戶:372825274
資源簡介:這是關(guān)于2分頻的vhdl實(shí)現(xiàn)和VERILOG hdl實(shí)現(xiàn),都已經(jīng)仿真驗(yàn)證了其正確性,大家可以對比參考。
上傳時(shí)間: 2014-10-27
上傳用戶:lwwhust
資源簡介:用VERILOG HDL實(shí)現(xiàn)的任意 頻率分頻器源代碼,是一個(gè)通用的程序
上傳時(shí)間: 2014-01-07
上傳用戶:alan-ee
資源簡介:實(shí)用的任意時(shí)鐘分頻VERILOG代碼 可以任意分頻的!
上傳時(shí)間: 2016-12-27
上傳用戶:watch100
資源簡介:實(shí)現(xiàn)對時(shí)鐘信號的技術(shù)分頻,程序簡單易懂,對于初學(xué)VHDL者來說,提供了一個(gè)良好的方法。
上傳時(shí)間: 2013-12-26
上傳用戶:asddsd