VHDL開發(fā)環(huán)境，四人搶答器，實(shí)現(xiàn)了四個(gè)人能同時(shí)搶答的功能。
資源簡(jiǎn)介：在VHDL開發(fā)環(huán)境下，關(guān)于協(xié)議PS2 verilog 源碼
上傳時(shí)間： 2016-10-08
上傳用戶：許小華
資源簡(jiǎn)介：這是一個(gè)關(guān)于VHDL開發(fā)環(huán)境QUARTUS的電子書，里面詳細(xì)的介紹了QUARTUS的使用。
上傳時(shí)間： 2014-01-11
上傳用戶：whenfly
資源簡(jiǎn)介：VHDL開發(fā)環(huán)境，四人搶答器，實(shí)現(xiàn)了四個(gè)人能同時(shí)搶答的功能。
上傳時(shí)間： 2014-12-21
上傳用戶：黃華強(qiáng)
資源簡(jiǎn)介：VHDL開發(fā)環(huán)境，出租車計(jì)費(fèi)系統(tǒng)，實(shí)現(xiàn)起步10元，每增加一公里，自動(dòng)上漲2元。
上傳時(shí)間： 2017-06-13
上傳用戶：阿四AIR
資源簡(jiǎn)介：VHDL開發(fā)環(huán)境，電梯控制系統(tǒng)，實(shí)現(xiàn)電梯的上下傳送控制。
上傳時(shí)間： 2017-06-13
上傳用戶：zhliu007
資源簡(jiǎn)介：VHDL 源程序 開發(fā)環(huán)境：MAXPLUS II 10.2
上傳時(shí)間： 2013-08-22
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資源簡(jiǎn)介：VHDL描述的顯示代碼 maxplus2開發(fā)環(huán)境
上傳時(shí)間： 2015-03-13
上傳用戶：cc1
資源簡(jiǎn)介：maxplus2為開發(fā)環(huán)境 VHDL編寫的自由 計(jì)數(shù)器 程序
上傳時(shí)間： 2014-01-01
上傳用戶：hxy200501
資源簡(jiǎn)介：maxplus2為開發(fā)環(huán)境 VHDL編寫的 鍵盤 程序
上傳時(shí)間： 2015-03-13
上傳用戶：wpwpwlxwlx
資源簡(jiǎn)介：maxplus2為開發(fā)環(huán)境 VHDL編寫的 掃描 程序
上傳時(shí)間： 2015-03-13
上傳用戶：2467478207
資源簡(jiǎn)介：一個(gè)VHDL實(shí)現(xiàn)的測(cè)頻計(jì),開發(fā)環(huán)境為任何支持VHDL語言的廠商提供的開發(fā)環(huán)境
上傳時(shí)間： 2014-07-31
上傳用戶：水中浮云
資源簡(jiǎn)介：4bit ALU 利用VHDL語言編寫的4位ALU 開發(fā)環(huán)境是在windows下
上傳時(shí)間： 2015-05-04
上傳用戶：litianchu
資源簡(jiǎn)介：UART 的VHDL源代碼?？稍贗SE, Max-Plus II,等開發(fā)環(huán)境下實(shí)現(xiàn)。
上傳時(shí)間： 2013-12-16
上傳用戶：天涯
資源簡(jiǎn)介：譯碼器的邏輯功能是將已賦予特定含義的一組二進(jìn)制輸入代碼的原意"翻譯"出來,變成對(duì)應(yīng)的輸出高低電平信號(hào).該程序?yàn)?-8譯碼器.基于VHDL,其開發(fā)環(huán)境是MAXPLUS2.
上傳時(shí)間： 2013-12-23
上傳用戶：lepoke
資源簡(jiǎn)介：4位數(shù)值比較器MC14585B.能夠?qū)蓚€(gè)輸入信號(hào)比較的各種情況送到輸出端口上.本程序基于VHDL語言,開發(fā)環(huán)境是MAXPLUS2
上傳時(shí)間： 2016-03-09
上傳用戶：363186
資源簡(jiǎn)介：VHDL 源程序 開發(fā)環(huán)境：MAXPLUS II 10.2
上傳時(shí)間： 2014-01-02
上傳用戶：阿四AIR
資源簡(jiǎn)介：硬件電子琴電路設(shè)計(jì)EDA設(shè)計(jì)報(bào)告,開發(fā)環(huán)境VHDL
上傳時(shí)間： 2014-01-06
上傳用戶：bibirnovis
資源簡(jiǎn)介：在EDA的MAX+PLUS II開發(fā)環(huán)境下用VHDL編寫的全加器
上傳時(shí)間： 2016-06-14
上傳用戶：tzl1975
資源簡(jiǎn)介：在 MAX+PLUS II開發(fā)環(huán)境下采用 VHDL語言 設(shè)計(jì)并實(shí)現(xiàn)了電表抄表器 討論了系統(tǒng)的四個(gè) 組成模塊的設(shè)計(jì)和 VHDL 的實(shí)現(xiàn) 每個(gè)模塊采用 RTL 級(jí)描述 整體的生成采用圖形輸入法 通過波形仿真 下載芯片測(cè)試 完成了抄表器的功能
上傳時(shí)間： 2013-12-26
上傳用戶：myworkpost
資源簡(jiǎn)介：軟件開發(fā)環(huán)境：ISE 7.1i 仿真環(huán)境：ModelSim SE 6.0 1. 用VHDL語言仿真歌曲劉德華的《月老》
上傳時(shí)間： 2014-01-22
上傳用戶：cjl42111
資源簡(jiǎn)介：軟件開發(fā)環(huán)境：ISE 7.1i 仿真環(huán)境：ModelSim SE 6.0 1. 用VHDL語言仿真交通燈
上傳時(shí)間： 2014-01-24
上傳用戶：李彥東
資源簡(jiǎn)介：這是一個(gè)有關(guān)于VHDL的開發(fā)環(huán)境QUARTUS的安裝方法的電子書。
上傳時(shí)間： 2014-11-28
上傳用戶：愛死愛死
資源簡(jiǎn)介：擴(kuò)跳頻通信在QUARTUS7.0開發(fā)環(huán)境下的VHDL源程序及總體框圖實(shí)現(xiàn)
上傳時(shí)間： 2014-01-15
上傳用戶：JIUSHICHEN
資源簡(jiǎn)介：這是我用Xilinx公司的sparten3開發(fā)板,ISE集成開發(fā)環(huán)境，用VHDL語言開發(fā)的串口全雙工通信程序，供大家參考，共同學(xué)習(xí)。
上傳時(shí)間： 2013-12-04
上傳用戶：jennyzai
資源簡(jiǎn)介：用VHDL開發(fā)的棒球游戲，可以在QuartusII環(huán)境下編譯，適用于各種FPGA開發(fā)板。
上傳時(shí)間： 2014-08-15
上傳用戶：hjshhyy
資源簡(jiǎn)介：開發(fā)環(huán)境是FPGA開發(fā)工具，描述的是VHDL延時(shí)程序，文章中也有程序
上傳時(shí)間： 2014-01-23
上傳用戶：refent
資源簡(jiǎn)介：開發(fā)環(huán)境是FPGA開發(fā)工具，格雷碼計(jì)數(shù)器的VHDL程序
上傳時(shí)間： 2013-12-25
上傳用戶：遠(yuǎn)遠(yuǎn)ssad
資源簡(jiǎn)介：SX-CPLD/FPGA 數(shù)字邏輯電路設(shè)計(jì)實(shí)驗(yàn)儀 SX-CPLD/FPGA 數(shù)字邏輯電路設(shè)計(jì)實(shí)驗(yàn)儀 產(chǎn)品介紹 1.利用CPLD/FPGA 提供的軟硬件開發(fā)環(huán)境學(xué)習(xí)最新邏輯IC 設(shè)計(jì)，以取代TTL/CMOS 復(fù)雜的硬件設(shè)計(jì)。 2.可使用電路繪圖法、ABEL 語言、波形圖和數(shù)字硬件描述語...
上傳時(shí)間： 2016-03-14
上傳用戶：671145514
資源簡(jiǎn)介：有版權(quán)爭(zhēng)議的內(nèi)容和木馬病毒代碼 開發(fā)環(huán)境： 請(qǐng)選擇 Visual C++ Visual Basic DOS Unix_Linux C++ Builder Java Windows_Unix Delphi C-C++ PHP-PERL PHP Perl Python HTML Asm Pascal Borland C++ 其他 多平臺(tái) C++ VFP SQL PDF TEXT WORD VBScript Java...
上傳時(shí)間： 2013-12-08
上傳用戶：PresidentHuang
資源簡(jiǎn)介：本文介紹了樂曲演奏電路的設(shè)計(jì)與實(shí)現(xiàn)中涉及的CPLD／FPGA可編程邏輯控件,開發(fā)環(huán)境MAX+PLUSⅡ,硬件描述語言HDL以及介紹了在MAX+PLUSⅡ的EDA 軟件平臺(tái)上, 一種基于FPGA 的樂曲發(fā)生器的設(shè)計(jì)方法, 并給出了設(shè)計(jì)的頂層電路圖和底層模塊的VHDL（或AHDL）源程序。該設(shè)...
上傳時(shí)間： 2014-02-01
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