5/8分頻器,實現分頻功能,受外部周期信號激勵的震蕩,其頻率恰為激勵信號頻率的純分數,都叫做分頻。
資源簡介:用VHDL寫的一個5/8分頻器,希望對剛學習VHDL的朋友有幫助
上傳時間: 2014-01-12
上傳用戶:佳期如夢
資源簡介:5/8分頻器,實現分頻功能,受外部周期信號激勵的震蕩,其頻率恰為激勵信號頻率的純分數,都叫做分頻。
上傳時間: 2017-08-22
上傳用戶:zwei41
資源簡介:分頻器 8分頻器 50 已經測試 可以用 代碼可更改
上傳時間: 2014-01-06
上傳用戶:181992417
資源簡介:電子通信系統的建模與仿真 第4章 電子線路仿真試驗 4.1 信號合并 4.2 微積分 4.3 觸發器 4.4 分頻器 4.5 使能開關 4.6 編程開關 4.7 移位寄存器 4.8 整流電路 4.9 駐波演示 4.10 超外差式接收機
上傳時間: 2016-09-06
上傳用戶:zwei41
資源簡介:專輯類-器件數據手冊專輯-120冊-2.15G 現代集成電路實用手冊-計數器-分頻器-鎖存器-驅動器分冊-338頁-5.7M.pdf
上傳時間: 2013-04-24
上傳用戶:kiklkook
資源簡介:用VHDL編寫的8位全加器,數字分頻器等程序
上傳時間: 2013-12-16
上傳用戶:ztj182002
資源簡介:第7章數字系統設計實例 7.1 半整數分頻器的設計 7.2 音樂發生器 7.3 2FSK/2PSK信號產生器 7.4 實用多功能電子表 7.5 交通燈控制器 7.6 數字頻率計
上傳時間: 2015-06-23
上傳用戶:tianyi223
資源簡介:常用1、3、5及任意奇數分頻器的VHDL代碼實現(原創)
上傳時間: 2013-12-26
上傳用戶:rishian
資源簡介:DPLL由 鑒相器 模K加減計數器 脈沖加減電路 同步建立偵察電路 模N分頻器 構成. 整個系統的中心頻率(即signal_in和signal_out的碼速率的2倍) 為clk/8/N. 模K加減計數器的K值決定DPLL的精度和同步建立時間,K越大,則同步建立時間長,同步精度高.反之則短,低.
上傳時間: 2013-12-26
上傳用戶:希醬大魔王
資源簡介:2.5分頻器。算是小數分頻的一個例子。我們以前做實驗的時候用來寫實驗報告滴~還有好多呢,慢慢上傳吧~
上傳時間: 2016-04-30
上傳用戶:xz85592677
資源簡介:主時鐘為15.36MHz的帶選通的8位輸出分頻器,可得到100Hz,120Hz,1kHz,10kHz的頻率
上傳時間: 2016-11-28
上傳用戶:lizhen9880
資源簡介:利用VHDL語言描述的5分頻器(改變程序中m1,m2值,可作為任意奇數分頻器)
上傳時間: 2013-12-23
上傳用戶:稀世之寶039
資源簡介:fpga上實現的最小是0.5分頻的任意分頻器
上傳時間: 2017-03-24
上傳用戶:417313137
資源簡介:此文件為EDA的8位分頻器,但可以用于不同位分頻器,如:1位到10位等,用Quartus軟件來,以文件VHD格式編譯即可
上傳時間: 2013-12-25
上傳用戶:003030
資源簡介:1.8421碼十進制計數器 2.分頻系數為8,占空比為0.5的分頻器 3.控制8個二極管的電路
上傳時間: 2017-09-09
上傳用戶:李夢晗
資源簡介:器件數據手冊專輯 120冊 2.15G計數器,分頻器,鎖存器,驅動器分冊 338頁 5.7M.pdf
上傳時間: 2014-05-05
上傳用戶:時代將軍
資源簡介:vhdl語言描述分頻器,實現2、4、8、16……分頻,經過實踐
上傳時間: 2013-12-30
上傳用戶:hongmo
資源簡介:VHDL分頻器,利用分頻比較錯法,要實現K=324/28=8.3571428571...的分頻周期為28,18個8分頻和10個9分頻循環,所以設一個0到27的循環計數器,每當1、4、7、10、13、16、19、22、27時進行9分頻,其他時為8分頻;為使占空比盡量接近50%,需要在每一個8或9分頻...
上傳時間: 2013-11-29
上傳用戶:1079836864
資源簡介:本文使用實例描述了在 FPGA/CPLD 上使用 VHDL 進行分頻器設 計,包括偶數分頻、非 50%占空比和 50%占空比的奇數分頻、半整數 (N+0.5)分頻、小數分頻、分數分頻以及積分分頻。所有實現均可 通過 Synplify Pro 或 FPGA 生產廠商的綜合器進行綜合,形成可...
上傳時間: 2013-12-15
上傳用戶:從此走出陰霾
資源簡介:這是我在ISP編程實驗中獨立編寫的一個采用行為描述方式實現的分頻器,通過兩個并行進程對輸入信號CLK進行8分頻,占空比為1:7
上傳時間: 2017-01-19
上傳用戶:xiaohuanhuan
資源簡介:參數化分頻器,以5為例,能很方便的擴展到參數N
上傳時間: 2017-05-25
上傳用戶:libenshu01
資源簡介:半整數分頻器的實現(verilog),本文以6.5分頻為例!很實用的!
上傳時間: 2014-08-20
上傳用戶:pompey
資源簡介:分頻器的vhdl描述,在源代碼中完成對時鐘信號CLK的2分頻,4分頻,8分頻,16分頻
上傳時間: 2014-01-16
上傳用戶:奇奇奔奔
資源簡介:計數器,分頻器,鎖存器,驅動器分冊
上傳時間: 2013-04-15
上傳用戶:eeworm
資源簡介:基于FPGA的分頻器,可以根據更改參數,實現不同倍數的分頻.
上傳時間: 2013-08-15
上傳用戶:llwap
資源簡介:fredivn.vhd 偶數分頻\r\nfredivn1.vhd 奇數分頻\r\nfrediv16.vhd 16分頻\r\nPULSE.vhd 數控分頻器
上傳時間: 2013-08-15
上傳用戶:lizhen9880
資源簡介:用Verilog實現基于FPGA的通用分頻器
上傳時間: 2013-08-30
上傳用戶:xingyuewubian
資源簡介:分頻器 FPGA程序設計 二分頻 對硬件設計有很大用處\r\n
上傳時間: 2013-08-31
上傳用戶:lhc9102
資源簡介:基于CPLD-FPGA的半整數分頻器的設計,用于設計EDA
上傳時間: 2013-09-03
上傳用戶:pioneer_lvbo
資源簡介:半整數分頻器電路的VHDL源程序,供大家學習和討論。\r\n
上傳時間: 2013-09-04
上傳用戶:fdfadfs