十六位超前進位加法器，Verilog HDL
資源簡介：十六位超前進位加法器，Verilog HDL
上傳時間： 2015-09-21
上傳用戶：wff
資源簡介：11,13,16位超前進位加法器的Verilog HDL源代碼。
上傳時間： 2013-12-28
上傳用戶：ouyangtongze
資源簡介：本文件提供了用verilog HDL語言實現的8位超前進位加法器,充分說明了超前進位加法器和普通加法器之間的區別.
上傳時間： 2013-12-17
上傳用戶：ynwbosss
資源簡介：8位超前進位加法器 就是使各位的進位直接由加數和被加數來決定，而不需要依賴低位進位
上傳時間： 2016-04-25
上傳用戶：王小奇
資源簡介：基于Verilog HDL的16位超前進位加法器 分為3個功能子模塊
上傳時間： 2014-01-07
上傳用戶：yyyyyyyyyy
資源簡介：Verilog寫的 8 位超前進位加法器
上傳時間： 2017-07-01
上傳用戶：hustfanenze
資源簡介：運用VHDL語言實現四位超前進位加法器。
上傳時間： 2017-07-18
上傳用戶：66666
資源簡介：超前進位加法器是通常數字設計所必備的，本程序為32位超前進位加法器
上傳時間： 2016-11-23
上傳用戶：fredguo
資源簡介：超前進位加法器的設計
上傳時間： 2013-10-19
上傳用戶：shen_dafa
資源簡介：VHDL實現的超前進位加法器
上傳時間： 2015-03-04
上傳用戶：leehom61
資源簡介：超前進位加法器的例子,包括源碼和測試文件,壓縮包,無密碼.
上傳時間： 2015-06-12
上傳用戶：希醬大魔王
資源簡介：一個超前進位加法器的Verilog實現，內含測試文件，可以綜合，非常有參考價值
上傳時間： 2014-01-04
上傳用戶：stella2015
資源簡介：用Verilog語言實現了一個8bit的超前進位加法器，其中包括測試文件。
上傳時間： 2013-12-19
上傳用戶：alan-ee
資源簡介：超前進位加法器得VHDL實現小點資料代碼
上傳時間： 2016-02-06
上傳用戶：gaojiao1999
資源簡介：兩個4bit超前進位加法器實現8bit加法器
上傳時間： 2016-06-20
上傳用戶：zhaiye
資源簡介：一個超前進位加法器（及其testbench) .v文件
上傳時間： 2013-12-18
上傳用戶：chenbhdt
資源簡介：18bit的booth乘法器 采用booth2編碼 Wallace壓縮樹 以及超前進位結合進位選擇的36bit高性能加法器
上傳時間： 2017-01-13
上傳用戶：firstbyte
資源簡介：六十進制計數器.電子萬年歷是計數器的應用之一.年由月的十二進制計數器進位+1得到.月是日的三十進制計數器進位+1得到.日是小時的二十四進制計數器進位+1得到.小時是分的六十進制計數器進位+1得到.分是秒的六十進制計數器進位+1得到.本程序基于VHDL.其開發環境...
上傳時間： 2014-11-29
上傳用戶：13215175592
資源簡介：32位單精度浮點加法器。進行用加法運算，仿真輸出
上傳時間： 2013-04-24
上傳用戶：x4587
資源簡介：最高8位帶符號的加法器的核心代碼在masm上調試通過。
上傳時間： 2017-02-21
上傳用戶：BOBOniu
資源簡介：32位元浮點數加法器,用于以VHDL編寫的32位元CPU
上傳時間： 2014-12-19
上傳用戶：壞天使kk
資源簡介：4bit ALU（運算邏輯單元）的設計 給出了此次設計alu的輸入輸出結構及相應的位數。其中C0是一位的進位輸入，A和B分別是4位的數據輸入，S0、S1、M分別為一位的功能選擇輸入信號；Cout是一位的進位輸出，F是4為的運算結果輸出。
上傳時間： 2013-12-09
上傳用戶：sevenbestfei
資源簡介：60進制加法器 本人自己編的，已通過老師檢驗，如有不足之處請多多指教
上傳時間： 2014-01-08
上傳用戶：chenjjer
資源簡介：為了縮短加法電路運行時間，提高FPGA運行效率，利用選擇進位算法和差額分組算法用硬件電路實現32位加法器，差額分組中的加法單元是利用一種改進的超前進位算法實現，選擇進位算法可使不同的分組單元并行運算，利用低位的運算結果選擇高位的進位為1或者進位為...
上傳時間： 2013-12-19
上傳用戶：jshailingzzh
資源簡介：CD4000 雙3輸入端或非門+單非門 TI CD4001 四2輸入端或非門 HIT/NSC/TI/GOL 雙4輸入端或非門 NSC CD4006 18位串入/串出移位寄存器 NSC CD4007 雙互補對加反相器 NSC CD4008 4位超前進位全加器 NSC CD4009 六反相緩沖/變換器 N...
上傳時間： 2017-07-20
上傳用戶：lx9076
資源簡介：實現17位加法，利用一個16位超前進位加法器和一個一位全加器構成的一個有進位輸入和進位輸出的17加法器，并且16位加法器利用的使四位超前進位加法器構成。它在booth乘法器設計中經常用到。可以使初學者對模塊的調用了解更加透徹。
上傳時間： 2017-08-22
上傳用戶：kristycreasy
資源簡介：常用4000系列標準數字電路的中文名稱資料? ?型號? ?器件名稱? ? ? ? 廠牌? ?備注?CD4000 雙3輸入端或非門+單非門 TI? ?CD4001 四2輸入端或非門 HIT/NSC/TI/GOL?CD4002 雙4輸入端或非門 NSC?CD4006 18位串入/串出移位寄存器 NSC?CD4007 雙互補...
上傳時間： 2022-05-05
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資源簡介：VHDL語言100例 VHDL學習資料VHDL 編程要點VHDL編程心得體會:100vhdl例子VHDL 編程要注意問題.docVHDL——按鍵消抖.docVHDL電路簡化.docVHDL編程心得體會.pdfvhd開發的官方手冊.pdf第1例 帶控制端口的加法器第2例 無控制端口的加法器第3例 乘法器第4例 比較器...
上傳時間： 2021-10-21
上傳用戶：ttalli
資源簡介：VHDL 基礎程序百例 FPGA 邏輯設計源碼VHDL語言100例第1例 帶控制端口的加法器第2例 無控制端口的加法器第3例 乘法器第4例 比較器第5例 二路選擇器第6例 寄存器第7例 移位寄存器第8例 綜合單元庫第9例 七值邏輯與基本數據類型第10例 函數第11例 七值邏輯線或分...
上傳時間： 2022-05-14
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資源簡介：實現簡單十六位加法器及測試程序 的verilog代碼
上傳時間： 2014-08-11
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