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不完全LU分解

橢圓曲線密碼體制的數(shù)字簽名算法

隨著計(jì)算機(jī)運(yùn)算速度的提高和計(jì)算機(jī)網(wǎng)絡(luò)的發(fā)展，基于離散對(duì)數(shù)問題和大整數(shù)因子分解問題的數(shù)字簽名算法越來越不能滿足信息安全的需要。為了滿足信息安全的要求，安全性依賴于橢圓曲線離散對(duì)數(shù)困難問題(ECDLP)的橢圓曲線密碼體制是當(dāng)前密碼學(xué)界研究的熱點(diǎn)之一。現(xiàn)有的求解ECDLP的算法都是全指數(shù)時(shí)間復(fù)雜度的算法。由于專用集成電路具有速度快、性能好、安全性高等優(yōu)勢(shì)，使得采用專用集成電路來實(shí)現(xiàn)橢圓曲線密碼體制己成為主要趨勢(shì)。因此，本課題著眼于應(yīng)用，針對(duì)基于橢圓曲線數(shù)字簽名算法的FPGA實(shí)現(xiàn)進(jìn)行了較為深入的探討與研究。本課題從實(shí)際應(yīng)用的需要出發(fā)，以初等數(shù)論、有限域理論、數(shù)字簽名技術(shù)和橢圓曲線理論為依據(jù)，確定了如下基于橢圓曲線數(shù)字簽名算法的硬件實(shí)現(xiàn)方案：首先，對(duì)實(shí)現(xiàn)基于橢圓曲線數(shù)字簽名算法所需的算法和技術(shù)進(jìn)行了剖析和系統(tǒng)設(shè)計(jì)。然后，按照層次化、模塊化的設(shè)計(jì)思想，在Xinlinx公司的ISE 7．1工具中，采用硬件描述語(yǔ)言VHDL作為設(shè)計(jì)輸入，對(duì)各運(yùn)算器和控制模塊進(jìn)行電路設(shè)計(jì)；采用Menter公司的ModelSim SE 6.2b工具對(duì)之進(jìn)行功能仿真，以保證底層設(shè)計(jì)的正確性。最后，在確保每個(gè)模塊的設(shè)計(jì)正確的前提下，完成電路的總體設(shè)計(jì)，再進(jìn)行總體設(shè)計(jì)的仿真與測(cè)試。本課題對(duì)Schnorr數(shù)字簽名算法的改進(jìn)，實(shí)現(xiàn)了比未改進(jìn)前的Schnorr數(shù)字簽名算法平均節(jié)省三分之一的運(yùn)行時(shí)間。對(duì)基于橢圓曲線數(shù)字簽名算法的設(shè)計(jì)也獲得了良好的指標(biāo)：產(chǎn)生簽名只需要1ms多的時(shí)間，驗(yàn)證簽名也需要不到3ms。本課題的研究對(duì)實(shí)現(xiàn)電子交易安全方面有重要的作用，尤其是在密鑰分配、電子貨幣、電子證券、電子商務(wù)和電子政務(wù)等領(lǐng)域都有重要的應(yīng)用價(jià)值，其成果具有廣泛的應(yīng)用前景。

標(biāo)簽： 橢圓曲線密碼體制數(shù)字簽名算法

上傳時(shí)間： 2013-04-24

上傳用戶：獨(dú)孤求源
FPGA測(cè)試方法研究

FPGA(Field Programmable Gate Arrays)是目前廣泛使用的一種可編程器件，F(xiàn)PGA的出現(xiàn)使得ASIC(Application Specific Integrated Circuits)產(chǎn)品的上市周期大大縮短，并且節(jié)省了大量的開發(fā)成本。目前FPGA的功能越來越強(qiáng)大，滿足了目前集成電路發(fā)展的新需求，但是其結(jié)構(gòu)同益復(fù)雜，規(guī)模也越來越大，內(nèi)部資源的種類也R益豐富，但同時(shí)也給測(cè)試帶來了困難，F(xiàn)PGA的發(fā)展對(duì)測(cè)試的要求越來越高，對(duì)FPGA測(cè)試的研究也就顯得異常重要。本文的主要工作是提出一種開關(guān)盒布線資源的可測(cè)性設(shè)計(jì)，通過在FPGA內(nèi)部加入一條移位寄存器鏈對(duì)開關(guān)盒進(jìn)行配置編程，使得開關(guān)盒布線資源測(cè)試時(shí)間和測(cè)試成本減少了99％以上，而且所增加的芯片面積僅僅在5％左右，增加的邏輯資源對(duì)FPGA芯片的使用不會(huì)造成任何影響，這種方案采用了小規(guī)模電路進(jìn)行了驗(yàn)證，取得了很好的結(jié)果，是一種可行的測(cè)試方案。本文的另一工作是采用一種FPGA邏輯資源的測(cè)試算法對(duì)自主研發(fā)的FPGA芯片F(xiàn)DP250K的邏輯資源進(jìn)行了嚴(yán)格、充分的測(cè)試，從FPGA最小的邏輯單元LC開始，首先得到一個(gè)LC的測(cè)試配置，再結(jié)合SLICE內(nèi)部?jī)蓚€(gè)LC的連接關(guān)系得到一個(gè)SLICE邏輯單元的4種測(cè)試配置，并且采用陣列化的測(cè)試方案，同時(shí)測(cè)試芯片內(nèi)部所有的邏輯單元，使得FPGA內(nèi)部的邏輯資源得完全充分的測(cè)試，測(cè)試的故障覆蓋率可達(dá)100％，測(cè)試配置由配套編程工具產(chǎn)生，測(cè)試取得了完滿的結(jié)果。

標(biāo)簽： FPGA 測(cè)試方法研究

上傳時(shí)間： 2013-06-29

上傳用戶：Thuan
FPGA可配置端口電路的設(shè)計(jì)

可配置端口電路是FPGA芯片與外圍電路連接關(guān)鍵的樞紐，它有諸多功能：芯片與芯片在數(shù)據(jù)上的傳遞(包括對(duì)輸入信號(hào)的采集和輸出信號(hào)輸出)，電壓之間的轉(zhuǎn)換，對(duì)外圍芯片的驅(qū)動(dòng)，完成對(duì)芯片的測(cè)試功能以及對(duì)芯片電路保護(hù)等。本文采用了自頂向下和自下向上的設(shè)計(jì)方法，依據(jù)可配置端口電路能實(shí)現(xiàn)的功能和工作原理，運(yùn)用Cadence的設(shè)計(jì)軟件，結(jié)合華潤(rùn)上華0.5μm的工藝庫(kù)，設(shè)計(jì)了一款性能、時(shí)序、功耗在整體上不亞于xilinx4006e[8]的端口電路。主要研究以下幾個(gè)方面的內(nèi)容： 1.基于端口電路信號(hào)寄存器的采集和輸出方式，本論文設(shè)計(jì)的端口電路可以通過配置將它設(shè)置成單沿或者雙沿的觸發(fā)方式[7]，并完成了Verilog XL和Hspiee的功能和時(shí)序仿真，且建立時(shí)間小于5ns和保持時(shí)間在0ns左右。和xilinx4006e[8]相比較滿足設(shè)計(jì)的要求。 2.基于TAP Controller的工作原理及它對(duì)16種狀態(tài)機(jī)轉(zhuǎn)換的控制，對(duì)16種狀態(tài)機(jī)的轉(zhuǎn)換完成了行為級(jí)描述和實(shí)現(xiàn)了捕獲、移位、輸出、更新等主要功能仿真。 3.基于邊界掃描電路是對(duì)觸發(fā)器級(jí)聯(lián)的構(gòu)架這一特點(diǎn)，設(shè)計(jì)了一款邊界掃描電路，并運(yùn)用Verilog XL和Hspiee對(duì)它進(jìn)行了功能和時(shí)序的仿真。達(dá)到對(duì)芯片電路測(cè)試設(shè)計(jì)的要求。 4.對(duì)于端口電路來講，有時(shí)需要將從CLB中的輸出數(shù)據(jù)實(shí)現(xiàn)異或、同或、與以及或的功能，為此本文采用二次函數(shù)輸出的電路結(jié)構(gòu)來實(shí)現(xiàn)以上的功能，并運(yùn)用Verilog XL和Hspiee對(duì)它進(jìn)行了功能和時(shí)序的仿真。滿足設(shè)計(jì)要求。 5.對(duì)于0.5μm的工藝而言，輸入端口的電壓通常是3.3V和5V，為此根據(jù)設(shè)置不同的上、下MOS管尺寸來調(diào)整電路的中點(diǎn)電壓，將端口電路設(shè)計(jì)成3.3V和5V兼容的電路，通過仿真性能上已完全達(dá)到這一要求。此外，在輸入端口處加上擴(kuò)散電阻R和電容C組成噪聲濾波電路，這個(gè)電路能有效地抑制加到輸入端上的白噪聲型噪聲電壓[2]。 6.在噪聲和延時(shí)不影響電路正常工作的范圍內(nèi)，具有三態(tài)控制和驅(qū)動(dòng)大負(fù)載的功能。通過對(duì)管子尺寸的大小設(shè)置和驅(qū)動(dòng)大小的仿真表明：在實(shí)現(xiàn)TTL高電平輸出時(shí)，最大的驅(qū)動(dòng)電流達(dá)到170mA，而對(duì)應(yīng)的xilinx4006e的TTL高電平最大驅(qū)動(dòng)電流為140mA[8]；同樣，在實(shí)現(xiàn)CMOS高電平最大驅(qū)動(dòng)電流達(dá)到200mA,而xilinx4006e的CMOS驅(qū)動(dòng)電流達(dá)到170[8]mA。 7.與xilinx4006e端口電路相比，在延時(shí)和面積以及功耗略大的情況下，本論文研究設(shè)計(jì)的端口電路增加了雙沿觸發(fā)、將輸出數(shù)據(jù)實(shí)現(xiàn)二次函數(shù)的輸出方式、通過添加譯碼器將配置端口的數(shù)目減少的新的功能，且驅(qū)動(dòng)能力更加強(qiáng)大。

標(biāo)簽： FPGA 可配置端口電路

上傳時(shí)間： 2013-06-03

上傳用戶：aa54
FIFO FPGA

異步FIFO是一種先進(jìn)先出的電路，使用在需要產(chǎn)時(shí)數(shù)據(jù)接口的部分，用來存儲(chǔ)、緩沖在兩個(gè)異步時(shí)鐘之間的數(shù)據(jù)傳輸。在異步電路中，由于時(shí)鐘之間周期和相位完全獨(dú)立，因而數(shù)據(jù)的丟失概率不為零。如何設(shè)計(jì)一個(gè)高可靠性、高速的異步FIFO電路便成為一個(gè)難點(diǎn)。本設(shè)計(jì)介紹解決這一問題的一種方法。本設(shè)計(jì)采用VHDL語(yǔ)言的形式，在QuartusII的開發(fā)平臺(tái)下完成，繼而下載到FPGA中實(shí)現(xiàn)。

標(biāo)簽： FIFO FPGA

上傳時(shí)間： 2013-07-30

上傳用戶：muyehuli
基于DSP的電動(dòng)機(jī)控制與檢測(cè)

· 摘要：目的:提出一種新的電動(dòng)機(jī)功率控制方法,實(shí)現(xiàn)對(duì)醫(yī)學(xué)設(shè)備的電動(dòng)機(jī)功率精準(zhǔn)控制.方法:通過對(duì)DSP微控制器TMS320LF240x的研究,提出了一種基于PWM調(diào)制電路的功率控制方法.結(jié)果:測(cè)試結(jié)果完全滿足系統(tǒng)的設(shè)計(jì)要求.結(jié)論:該系統(tǒng)結(jié)構(gòu)簡(jiǎn)單,可編程性好,可以在不同的應(yīng)用場(chǎng)合采用不同的控制算法,而不需要改變外圍的電路,易于升級(jí)及滿足一些特殊場(chǎng)合的要求.

標(biāo)簽： DSP 電動(dòng)機(jī) 控制檢測(cè)

上傳時(shí)間： 2013-06-28

上傳用戶：yangzhiwei
UPS不間斷電源剖析與應(yīng)用

·UPS不間斷電源剖析與應(yīng)用

標(biāo)簽： UPS 不間斷電源

上傳時(shí)間： 2013-06-28

上傳用戶：evil
ARM系列處理器應(yīng)用技術(shù)完全手冊(cè)

ARM系列處理器應(yīng)用技術(shù)完全手冊(cè) 這是關(guān)于ARM學(xué)習(xí)的一本教程華清遠(yuǎn)見培訓(xùn)教材

標(biāo)簽： ARM 列處理器應(yīng)用技術(shù) 完全手冊(cè)

上傳時(shí)間： 2013-07-22

上傳用戶：xinshou123456
U盤MP3下的文件系統(tǒng)(完全兼容FAT16/FAT32)

·文件列表: U盤MP3下的文件系統(tǒng) 完全兼容FAT16 FAT32 ......................................\U盤MP3文件系統(tǒng) ......................................\..............\fat.c .............................

標(biāo)簽： FAT MP3 16 32

上傳時(shí)間： 2013-06-21

上傳用戶：Shoen
運(yùn)算放大器基本電路大全

我們經(jīng)常看到很多非常經(jīng)典的運(yùn)算放大器應(yīng)用圖集，但是這些應(yīng)用都建立在雙電源的基礎(chǔ)上，很多時(shí)候，電路的設(shè)計(jì)者必須用單電源供電，但是他們不知道該如何將雙電源的電路轉(zhuǎn)換成單電源電路。在設(shè)計(jì)單電源電路時(shí)需要比雙電源電路更加小心，設(shè)計(jì)者必須要完全理解這篇文章中所述的內(nèi)容。

標(biāo)簽： 運(yùn)算放大器基本電路

上傳時(shí)間： 2013-06-07

上傳用戶：1079836864
如何看懂電路圖_分塊詳解

一張電路圖通常有幾十乃至幾百個(gè)元器件，它們的連線縱橫交叉，形式變化多端，初學(xué)者往往不知道該從什么地方開始，怎樣才能讀懂它。其實(shí)電子電路本身有很強(qiáng)的規(guī)律性，不管多復(fù)雜的電路，經(jīng)過分析可以發(fā)現(xiàn)，它是由少數(shù)幾個(gè)單元電路組成的。好象孩子們玩的積木，雖然只有十來種或二三十種塊塊，可是在孩子們手中卻可以搭成幾十乃至幾百種平面圖形或立體模型。同樣道理，再?gòu)?fù)雜的電路，經(jīng)過分析就可發(fā)現(xiàn)，它也是由少數(shù)幾個(gè)單元電路組成的。因此初學(xué)者只要先熟悉常用的基本單元電路，再學(xué)會(huì)分析和分解電路的本領(lǐng)，看懂一般的電路圖應(yīng)該是不難的。

標(biāo)簽： 電路圖分塊

上傳時(shí)間： 2013-07-07

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