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加熱器

四位二進(jìn)制計(jì)數(shù)器與半加器

四位二進(jìn)制計(jì)數(shù)器與半加器

標(biāo)簽： 二進(jìn)制計(jì)數(shù)器半加器

上傳時(shí)間： 2013-12-24

上傳用戶：來茴
vhdl基于半加器的全加器描述及仿真

vhdl基于半加器的全加器描述及仿真

標(biāo)簽： vhdl 半加器全加器仿真

上傳時(shí)間： 2014-11-25

上傳用戶：zycidjl
全加器的VHDL程序?qū)崿F(xiàn)及仿真

全加器的VHDL程序?qū)崿F(xiàn)及仿真

標(biāo)簽： VHDL 全加器仿真程序

上傳時(shí)間： 2014-01-13

上傳用戶：hoperingcong
最高優(yōu)先級編碼器 8位相等比較器三人表決器（三種不同的描述方式）加法器描述 8位總線收發(fā)器：74245 （注2）地址譯碼（for m68008）多路選擇器（使用select語句）

最高優(yōu)先級編碼器 8位相等比較器三人表決器（三種不同的描述方式）加法器描述 8位總線收發(fā)器：74245 （注2）地址譯碼（for m68008）多路選擇器（使用select語句） LED七段譯碼多路選擇器（使用if－else語句）雙2－4譯碼器：74139 多路選擇器（使用when－else語句）二進(jìn)制到BCD碼轉(zhuǎn)換多路選擇器（使用case語句）二進(jìn)制到格雷碼轉(zhuǎn)換雙向總線（注2）漢明糾錯(cuò)嗎譯碼器三態(tài)總線（注2）漢明糾錯(cuò)嗎編碼器解復(fù)用器

標(biāo)簽： m68008 select 74245 for

上傳時(shí)間： 2015-04-11

上傳用戶：tianyi223
該程序?qū)崿F(xiàn)的是n位全加器

該程序?qū)崿F(xiàn)的是n位全加器，首先用與非門實(shí)現(xiàn)一位全家器，最后實(shí)現(xiàn)n位的全加器。

標(biāo)簽： 程序全加器

上傳時(shí)間： 2015-04-18

上傳用戶：fandeshun
大學(xué)vhdl語言實(shí)驗(yàn)大全,基于max-plus2平臺,內(nèi)有8-3譯碼器,8位加法器,數(shù)字鐘

大學(xué)vhdl語言實(shí)驗(yàn)大全,基于max-plus2平臺,內(nèi)有8-3譯碼器,8位加法器,數(shù)字鐘，數(shù)碼顯示，74ls138，8，4位計(jì)數(shù)器，d，rs觸發(fā)器，加法器，交通燈等，此原碼基于長江大學(xué)可編程器件實(shí)驗(yàn)箱,如要運(yùn)行在其他平臺上需要重新定義管腳

標(biāo)簽： max-plus vhdl 大學(xué) 加法器

上傳時(shí)間： 2013-12-23

上傳用戶：qiaoyue
用一位全加器組成四位全加器. 所用語言是Verilog HDL. 主要用在加法器的設(shè)計(jì)中。

用一位全加器組成四位全加器. 所用語言是Verilog HDL. 主要用在加法器的設(shè)計(jì)中。

標(biāo)簽： Verilog HDL 全加器語言

上傳時(shí)間： 2015-05-02

上傳用戶：zukfu
全加器的VHDL_CODE和TEST_BENCH 無須解壓縮密碼

全加器的VHDL_CODE和TEST_BENCH 無須解壓縮密碼

標(biāo)簽： TEST_BENCH VHDL_CODE 全加器

上傳時(shí)間： 2013-12-22

上傳用戶：hongmo
數(shù)控振蕩器的頻率控制字寄存器、相位控制字寄存器、累加器和加法器可以用VHDL語言描述

數(shù)控振蕩器的頻率控制字寄存器、相位控制字寄存器、累加器和加法器可以用VHDL語言描述，集成在一個(gè)模塊中，提供VHDL源程序供大家學(xué)習(xí)和討論。

標(biāo)簽： VHDL 寄存器數(shù)控振蕩器加法器

上傳時(shí)間： 2014-08-31

上傳用戶：yan2267246
全加器的詳細(xì)設(shè)計(jì)思路和用VHDL語言編寫的詳細(xì)源代碼

全加器的詳細(xì)設(shè)計(jì)思路和用VHDL語言編寫的詳細(xì)源代碼

標(biāo)簽： VHDL 全加器詳細(xì)設(shè)計(jì) 編寫

上傳時(shí)間： 2014-01-12

上傳用戶：zhaiyanzhong