本論文設(shè)計了一種基于FPGA的高速FIR數(shù)字濾波器,濾波器實現(xiàn)低通濾波,截止頻率為1MHz,通帶波紋小于1 dB,阻帶最大衰減為-40 dB,輸入輸出數(shù)據(jù)為8位二進制,采樣頻率為10MHz。 論文首先簡要介紹了數(shù)字濾波器的基本原理和線性FIR數(shù)字濾波器的性質(zhì)、結(jié)構(gòu),根據(jù)濾波器的性能要求選擇窗函數(shù)、確定系數(shù),在算法上為了滿足數(shù)字濾波器的要求,對系數(shù)放大512倍并取整,并用Matlab對數(shù)字濾波器原理進行了證明。同時簡述了EDA技術(shù)和FPGA設(shè)計流程。 其次,論文說明了FIR數(shù)字濾波器模塊的劃分,并用Verilog語言在Modelsim環(huán)境下進行了功能測試。對于數(shù)字濾波器系數(shù)中的-1,-2,4這些簡單的系數(shù)乘法直接進行移位和取反,可以極大的節(jié)省資源和優(yōu)化設(shè)計。而對普通系數(shù)乘法采用4-BANT(4bits-at-a-time)的并行算法,用加法累加快速實現(xiàn)了乘積的運算；另外,在本設(shè)計進行部分積累加時,采用舍取冗余位,主要是根據(jù)設(shè)計時已對系數(shù)進行了放大,而輸出時又要將結(jié)果相應(yīng)的縮小,所以在累加時,提前對部分積縮小,從而減少了運算量,從時間和資源上都得到了優(yōu)化。 論文的最后分別用Modelsim和Quartus II進行了FIR數(shù)字濾波器的前仿真和后仿真,將仿真的結(jié)果和Matlab中原理驗證時得到的理想值進行了比較,并對所產(chǎn)生的誤差進行了分析。仿真結(jié)果表明：本16階FIR數(shù)字濾波器設(shè)計能夠?qū)崿F(xiàn)截止頻率為1MHz的低通濾波,并且工作頻率可達150MHz以上。
標簽： FPGA FIR 數(shù)字 濾波器設(shè)計
上傳時間： 2013-07-15
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數(shù)據(jù)采集系統(tǒng)是信號與信息處理系統(tǒng)中不可缺少的重要組成部分，同時也是軟件無線電系統(tǒng)中的核心模塊，在現(xiàn)代雷達系統(tǒng)以及無線基站系統(tǒng)中的應(yīng)用越來越廣泛。為了能夠滿足目前對軟件無線電接收機自適應(yīng)性及靈活性的要求，并充分體現(xiàn)在高性能FPGA平臺上設(shè)計SOC系統(tǒng)的思路，本文提出了由高速高精度A/D轉(zhuǎn)換芯片、高性能FPGA、PCI總線接口、DB25并行接口組成的高速數(shù)據(jù)采集系統(tǒng)設(shè)計方案及實現(xiàn)方法。其中FPGA作為本系統(tǒng)的控制核心和傳輸橋梁，發(fā)揮了極其重要的作用。通過FPGA不僅完成了系統(tǒng)中全部數(shù)字電路部分的設(shè)計，并且使系統(tǒng)具有了較高的可適應(yīng)性、可擴展性和可調(diào)試性。 在時序數(shù)字邏輯設(shè)計上，充分利用FPGA中豐富的時序資源，如鎖相環(huán)PLL、觸發(fā)器，緩沖器FIFO、計數(shù)器等，能夠方便的完成對系統(tǒng)輸入輸出時鐘的精確控制以及根據(jù)系統(tǒng)需要對各處時序延時進行修正。 在存儲器設(shè)計上，采用FPGA片內(nèi)存儲器。可根據(jù)系統(tǒng)需要隨時進行設(shè)置，并且能夠方便的完成數(shù)據(jù)格式的合并、拆分以及數(shù)據(jù)傳輸率的調(diào)整。 在傳輸接口設(shè)計上，采用并行接口和PCI總線接口的兩種數(shù)據(jù)傳輸模式。通過FPGA中的宏功能模塊和IP資源實現(xiàn)了對這兩種接口的邏輯控制，可使系統(tǒng)方便的在兩種傳輸模式下進行切換。 在系統(tǒng)工作過程控制上，通過VB程序編寫了應(yīng)用于PC端的上層控制軟件。并通過并行接口實現(xiàn)了PC和FPGA之間的交互，從而能夠方便的在PC機上完成對系統(tǒng)工作過程的控制和工作模式的選擇。 在系統(tǒng)調(diào)試方面，充分利用QuartuslI軟件中自帶的嵌入式邏輯分析儀SignalTaplI，實時準確的驗證了在系統(tǒng)整個傳輸過程中數(shù)據(jù)的正確性和時序性，并極大的降低了用常規(guī)儀器觀測FPGA中眾多待測引腳的難度。 本文第四章針對FPGA中各功能模塊的邏輯設(shè)計進行了詳細分析，并對每個模塊都給出了精確的仿真結(jié)果。同時，文中還在其它章節(jié)詳細介紹了系統(tǒng)的硬件電路設(shè)計、并行接口設(shè)計、PCI接口設(shè)計、PC端控制軟件設(shè)計以及用于調(diào)試過程中的SignalTapⅡ嵌入式邏輯分析儀的使用方法，并且也對系統(tǒng)的仿真結(jié)果和測試結(jié)果給出了分析及討論。最后還附上了系統(tǒng)的PCB版圖、FPGA邏輯設(shè)計圖、實物圖及注釋詳細的相關(guān)源程序清單。
標簽： FPGA 控制 高速數(shù)據(jù) 采集系統(tǒng)
上傳時間： 2013-06-09
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基于FPGA的高速FFT處理器的設(shè)計與實現(xiàn)
上傳時間： 2013-08-07
上傳用戶：asdkin
verilog編寫基于fpga的鑒相器模塊
上傳時間： 2013-08-19
上傳用戶：18752787361
基于FPGA的高速圖像采集和處理卡 能用于視覺檢測系統(tǒng)
上傳時間： 2013-08-28
上傳用戶：Shaikh
為了檢測四相輸電系統(tǒng)中的諧波藕光功電流，在迸一步完善FBD法定義的基礎(chǔ)上，提出了一種基于FBD法的四相輸電系統(tǒng)電流檢測方法。該方法利用鎖相環(huán)產(chǎn)生參考電壓，
標簽： FBD 輸電系統(tǒng) 電流 檢測方法
上傳時間： 2013-12-15
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基于FPGA的高速圖像數(shù)據(jù)采集系統(tǒng)設(shè)計
標簽： FPGA 圖像數(shù)據(jù)采集 系統(tǒng)設(shè)計
上傳時間： 2014-12-26
上傳用戶：devin_zhong
根據(jù)兩相混合式步進電機細分驅(qū)動原理，設(shè)計了一種基于STM32F103RB單片機的、細分度可調(diào)的步進電機驅(qū)動器。控制器采用電流矢量控制算法，通過雙H橋驅(qū)動步進電機的兩相轉(zhuǎn)子。利用片內(nèi)AD對電機轉(zhuǎn)子電流進行采樣，將矢量角度的目標值與測量值進行比較、調(diào)節(jié)，形成電流環(huán)，進而實現(xiàn)對整個周期電流階梯的細分度控制。本文還介紹了該控制器的軟硬件設(shè)計方案，并對該設(shè)計的實際電路進行了測試，結(jié)果表明控制器達到了設(shè)計目標，減少了低頻振蕩，提高了步進電機的控制性能。
上傳時間： 2013-12-19
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摘要：介紹了一種基于AT89C52單片機的高速數(shù)字“黑匣子”系統(tǒng)；該系統(tǒng)可對模擬信號進行高速實時采樣，利用8255芯片進行總線擴展實現(xiàn)了大容量非易失SRAM的尋址，軟件控制串口實現(xiàn)SRAM與PC機的數(shù)據(jù)傳輸；實際工作中有采樣速度快、采樣精度高；操作方便等優(yōu)點。關(guān)鍵詞：AT89C52；高速；實時采樣；PC
上傳時間： 2013-11-24
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提出了一種基于LPC2142且具有USB (通用串行總線) 接口的高速數(shù)據(jù)采集卡的設(shè)計方案，給出了基于ARM7處理器LPC2142和FPGA芯片的軟硬件設(shè)計方法，該設(shè)計方案解決了高速實時信號與接口總線之間的速度兼容問題。關(guān)鍵詞 USB 高速數(shù)據(jù)采集卡 LabVIEW uC/OS-II 速度兼容
上傳時間： 2013-11-09
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