H.264/AVC是國際電信聯盟與國際標準化組織/國際電工委員會聯合推出的活動圖像編碼標準，簡稱H.264。作為最新的國際視頻編碼標準，H.264/AVC與MPEG-4、H.263等視頻編碼標準相比，性能有了很大的提高，并已在流媒體、數字電視、電話會議、視頻存儲等諸多領域得到廣泛的應用。 本論文的研究課題是基于H.264/AVC視頻編碼標準的CAVLC(Context-based Adaptive Variable Length Coding，基于上下文的自適應可變長編碼)編碼算法研究及FPGA實現。對于變換后的熵編碼，H.264/AVC支持兩種編碼模式：基于上下文的可變長編碼(CAVLC)和基于上下文的自適應算術編碼(CABAC，Context-based Adaptive BinaryArithmetic Coding)。在H.264/AVC中，盡管CAVLC算法也是采用了VLC編碼，但是同以往標準不同，它所有的編碼都是基于上下文進行。這種方法比傳統的查單一表的方法提高了編碼效率，但也增加了設計上的困難。 作者在全面學習H.264/AVC協議和深入研究CAVLC編碼算法的基礎上，確定了并行編碼的CAVLC編碼器結構框圖，并總結出了影響CAVLC編碼器實現的瓶頸。針對這些瓶頸，對CAVLC編碼器中的各個功能模塊進行了優化設計，這些優化設計包括多參考塊的表格預測法、快速查找表法、算術消除法等。最后，用Verilog硬件描述語言對所設計的CAVLC編碼器進行了描述，用EDA軟件對其主要功能模塊進行了仿真，并在Cyclone II系列EP2C20F484的FPGA上驗證了它們的功能。結果表明，該CAVLC編碼器各編碼單元的編碼速度得到了顯著提高且均能滿足實時通信要求，為整個CAVLC編碼器的實時通信提供了良好的基礎。
標簽： CAVLC H264 FPGA 264
上傳時間： 2013-06-04
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本課題深入分析了GPS軟件接收機基于FFT并行捕獲算法并詳細闡述了其FPGA的實現。相比于其它的捕獲方案，該方案更好地滿足了信號處理實時性的要求。 論文的主體部分首先簡單分析了擴頻通信系統的基本原理，介紹了GPS系統的組成，詳細闡述了GPS信號的特點，并根據GPS信號的組成特點介紹了接收機的體系結構。其次，通過對GPS接收機信號捕獲方案的深入研究，確定了捕獲速度快且實現復雜度不是很高的基于FFT的并行捕獲方案，并對該方案提出了幾點改進的措施，根據前面的分析，提出了系統的實現方案，利用MATLAB對該系統進行仿真，仿真的結果充分的驗證了方案的可行性。接著，對于捕獲環節中的核心部分—FFT處理器，設計中沒有采用ALTERA提供的IP核，獨立設計實現了基于FPGA的FFT處理器，并通過對一組數據在MATLAB中運算得到結果和FPGA輸出結果相對比，可以驗證該FFT處理器的正確性。再次重點分析了GPS接收機并行捕獲部分的FPGA具體實現，通過捕獲的FPGA時序仿真波形，證明了該系統已經能成功地捕獲到GPS信號。最后，對全文整個研究工作進行總結，并指出以后繼續研究的方向。 本課題雖然是對于GPS接收機的研究，但其原理與GALILEO、北斗等導航系統的接收機相近，因此該課題的研究對我國衛星導航事業的發展起到了積極的推動作用。
標簽： FFT GPS 信號 并行
上傳時間： 2013-05-29
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隨著現代互聯網規模的不斷擴大，網絡數據流量迅速增長，傳統的路由器已經無法滿足網絡的交換和路由需求。當前，新一代路由器普遍利用了交換式路由技術，通過使用交換背板以充分利用公共通信鏈路，有效的提高了鏈路的利用率，并使各通信節點的并行通信成為可能。硬件系統設計中結合了專用網絡處理器，可編程器件各自的特點，采用了基于ASIC，FPGA，CPLD硬件結構模塊化的設計方法。基于ASIC技術體系的GSR的出現，使得路由器的性能大大提高。但是，這種路由器主要滿足數據業務(文字，圖象)的傳送要求，不能解決全業務(語音，數據，視頻)數據傳送的需要。隨著網絡規模的擴大，矛盾越來越突出，而基于網絡處理器技術的新一代路由器，從理論上提出了解決GSR所存在問題的解決方案。 基于網絡路由器技術實現的路由器，采用交換FPGA芯片硬件實現的方式，對路由器內部各種單播、多播數據包進行路由轉發，實現網絡路由器與外部數據收發芯片的數據通信。本文主要針對路由器內部交換FPGA芯片數據轉發流程的特點，分析研究了傳統交換FPGA所采用的交換算法，針對簡單FIFO算法所產生的線頭阻塞現象，結合虛擬輸出隊列(VOQ)機制及隊列仲裁算法(RRM)的特點，并根據實際設計中各外圍接口芯片，給出了一種消除數據轉發過程中出現的線頭阻塞的iSLIP改進算法。針對實際網絡單播、多播數據包在數據轉發處理過程的不同，給出了實際的解決方案。并對FPGA外部SSRAM包緩存帶寬的利用，數據轉發的包亂序現象及FPGA內部環回數據包的處理流程作了分析并提出了解決方案，有效的提高了路由器數據交換性能。 根據設計方案所采用的算法的實現方式，結合FPGA內部部分關鍵模塊的功能特點及性能要求，給出了交換FPGA內部可用BlockRam資源合理的分配方案及部分模塊的設計實現，滿足了實際的設計要求。所有處理模塊均在xilinx公司的FPGA芯片中實現。
標簽： 網絡 報文交換 算法 路由器
上傳時間： 2013-04-24
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可靠通信要求消息從信源到信宿盡量無誤傳輸，這就要求通信系統具有很好的糾錯能力，如使用差錯控制編碼。自仙農定理提出以來，先后有許多糾錯編碼被相繼提出，例如漢明碼，BCH碼和RS碼等，而C。Berrou等人于1993年提出的Turbo碼以其優異的糾錯性能成為通信界的一個里程碑。 然而，Turbo碼迭代譯碼復雜度大，導致其譯碼延時大，故而在工程中的應用受到一定限制，而并行Turbo譯碼可以很好地解決上述問題。本論文的主要工作是通過硬件實現一種基于幀分裂和歸零處理的新型并行Turbo編譯碼算法。論文提出了一種基于多端口存儲器的并行子交織器解決方法，很好地解決了并行訪問存儲器沖突的問題。 本論文在現場可編程門陣列(FPGA)平臺上實現了一種基于幀分裂和籬笆圖歸零處理的并行Turbo編譯碼器。所實現的并行Turbo編譯碼器在時鐘頻率為33MHz，幀長為1024比特，并行子譯碼器數和最大迭代次數均為4時，可支持8.2Mbps的編譯碼數掘吞吐量，而譯碼時延小于124us。本文還使用EP2C35FPGA芯片設計了系統開發板。該開發板可提供高速以太網MAC／PHY和PCI接口，很好地滿足了通信系統需求。系統測試結果表明，本文所實現的并行Turbo編譯碼器及其開發板運行正確、有效且可靠。 本論文主要分為五章，第一章為緒論，介紹Turbo碼背景和硬件實現相關技術。第二章為基于幀分裂和歸零的并行Turbo編碼的設計與實現，分別介紹了編碼器和譯碼器的RTL設計，還提出了一種基于多端口存儲器的并行子交織器和解交織器設計。第三章討論了使用NIOS處理器的SOC架構，使用SOC架構處理系統和基于NIOSII處理器和uC／0S一2操作系統的架構。第四章介紹了FPGA系統開發板設計與調試的一些工作。最后一章為本文總結及其展望。
標簽： Turbo FPGA 并行 編譯碼器
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遺傳算法是基于自然選擇的一種魯棒性很強的解決問題方法。遺傳算法已經成功地應用于許多難優化問題，現已成為尋求滿意解的最佳工具之一。然而，較慢的運行速度也制約了其在一些實時性要求較高場合的應用。利用硬件實現遺傳算法能夠充分發揮硬件的并行性和流水線的特點，從而在很大程度上提高算法的運行速度。 本文對遺傳算法進行了理論介紹和分析，結合硬件自身的特點，選用了適合硬件化的遺傳算子，設計了標準遺傳算法硬件框架；為了進一步利用硬件自身的并行特性，同時提高算法的綜合性能，本文還對現有的一些遺傳算法的并行模型進行了研究，討論了其各自的優缺點及研究現狀，并在此基礎上提出一種適合硬件實現的粗粒度并行遺傳算法。 我們構建的基于FPGA構架的標準遺傳算法硬件框架，包括初始化群體、適應度計算、選擇、交叉、變異、群體存儲和控制等功能模塊。文中詳細分析了各模塊的功能和端口連接，并利用硬件描述語言編寫源代碼實現各模塊功能。經過功能仿真、綜合、布局布線、時序仿真和下載等一系列步驟，實現在Altera的Cyclone系列FPGA上。并且用它嘗試解決一些函數的優化問題，給出了實驗結果。這些硬件模塊可以被進一步綜合映射到ASIC或做成IP核方便其他研究者調用。 最后，本文對硬件遺傳算法及其在函數優化中的一些尚待解決的問題進行了討論，并對本課題未來的研究進行了展望。
標簽： FPGA 算法 硬件 實現研究
上傳時間： 2013-07-22
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遺傳算法是一種基于自然選擇原理的優化算法，在很多領域有著廣泛的應用。但是，遺傳算法使用計算機軟件實現時，會隨著問題復雜度和求解精度要求的提高，產生很大的計算延時，這種計算的延時限制了遺傳算法在很多實時性要求較高場合的應用。為了提升運行速度，可以使用FPGA作為硬件平臺，設計數字系統完成遺傳算法。和軟件實現相比，硬件實現盡管在實時性和并行性方面具有很大優勢，但同時會導致系統的靈活性不足、通用性不強。本文針對上述矛盾，使用基于功能的模塊化思想，將基于FPGA的遺傳算法硬件平臺劃分成兩類模塊：系統功能模塊和算子功能模塊。針對不同問題，可以在保持系統功能模塊不變的前提下，選擇不同的遺傳算子功能模塊完成所需要的優化運算。本文基于Xilinx公司的Virtex5系列FPGA平臺，使用VerilogHDL語言實現了偽隨機數發生模塊、隨機數接口模塊、存儲器接口/控制模塊和系統控制模塊等系統功能模塊，以及基本位交叉算子模塊、PMX交叉算子模塊、基本位變異算子模塊、交換變異算子模塊和逆轉變異算子模塊等遺傳算法功能模塊，構建了系統功能構架和遺傳算子庫。該設計方法不僅使遺傳算法平臺在解決問題時具有更高的靈活性和通用性，而且維持了系統架構的穩定。本文設計了多峰值、不連續、不可導函數的極值問題和16座城市的旅行商問題 (TSP)對遺傳算法硬件平臺進行了測試。根據測試結果，該硬件平臺表現良好，所求取的最優解誤差均在1％以內。相對于軟件實現，該系統在求解一些復雜問題時，速度可以提高2個數量級。最后，本文使用FPGA實現了粗粒度并行遺傳算法模型，并用于 TSP問題的求解。將硬件平臺的運行速度在上述基礎上提高了近1倍，取得了顯著的效果。關鍵詞：遺傳算法，硬件實現，并行設計，FPGA，TSP
標簽： FPGA 算法 硬件實現
上傳時間： 2013-06-15
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論文研究了基于Bayer格式的CCD原始圖像的顏色插值算法，并將設計的改進算法應用到以FPGA為核心的圖像采集前端。出于對成本和體積的考慮，一般的數字圖像采集系統采用單片CCD或CMOS圖像傳感器，然后在感光表面覆蓋一層顏色濾波陣列(CFA)，經過CFA后每個像素點只能獲得物理三基色(紅、綠、藍)其中一種分量，形成馬賽克圖像。為了獲得全彩色圖像，就要利用周圍像素點的值近似地計算出被濾掉的顏色分量，稱這個過程為顏色插值。由于當前對圖像采集系統的實時性要求越來越高，業內已經開始廣泛采用FPGA來進行圖像處理，充分發揮硬件并行運算的速度優勢，以求在處理速度和成像質量兩方面均達到滿意的效果。。主要的工作內容如下: 本文首先介紹了彩色濾波陣列、圖像色彩恢復和插值算法的概念，然后分析和研究了當下常用的顏色插值算法，如雙線性插值算法、加權系數法等等，指出了各個算法的特點和不足；接下來針對硬件系統并行運算的特性和實時性處理的要求，結合其中兩種算法的思路設計了適用于硬件的改進算法，該算法主要引入了方向標志位的概念以及平滑的邊界仲裁法則來檢測邊界，借鑒利用梯度的三角函數關系來判斷邊界方向，通過簡化且適用于硬件的方法計算加權系數，從而選擇合適的方向進行插值。 在介紹了FPGA用于圖像處理的優勢后，針對FPGA的特點采用模塊化結構設計，詳細闡述了本文算法的軟件實現過程及所使用到的關鍵技術；文章設計了一個以FPGA為核心的前端圖像采集平臺，并將改進插值算法應用到整個系統當中。詳細分析了采集前端的硬件需求，討論了核心芯片的選型和硬件平臺設計中的注意事項，完成了印制電路板的制作。 文章通過MATLAB仿真得到了量化的性能評估數據，并選取幾種算法在硬件平臺上運行，得到了實驗圖片。最后結合圖片的視覺效果和仿真數據對幾種不同算法的效果進行了評估和比較，證明改進的算法對圖像質量有所增強，取得了良好的效果。
標簽： CCD 圖像 插值 算法研究
上傳時間： 2013-06-11
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CCSDS組織(空間數據系統咨詢委員會)于2005年公布了新的圖像壓縮標準，該標準算法采用基于小波變換的比特平面編碼方法，支持無損有損壓縮編碼和精確碼率控制并具有較好的抗誤碼能力和非常高的圖像壓縮性能，能滿足實際應用中的多種需求。同時該算法具有較低的算法復雜度，易于低功耗硬件實現，并且對航天圖像具有較高的適應性，因此，在航天應用方面具有廣闊的前景。 本論文主要針對CCSDS圖像壓縮算法的FPGA硬件實現，在有限的硬件資源下，提出高速高效的CCSDS圖像壓縮編碼器設計方案并在已有的FPGA硬件平臺上加以實現。本文首先對CCSDS圖像壓縮算法的編碼原理進行詳細介紹；然后提出DWT、BPE和碼流組織這三大模塊的并行化硬件實現方案，并給出了進行批量仿真測試的仿真平臺設計方案。最后在Xilinx VIRTEX-II FPGA平臺上經過成功驗證，測試結果表明系統各項技術指標可滿足星載圖像壓縮的要求。
標簽： CCSDS 算法 星載 圖像壓縮系統
上傳時間： 2013-06-13
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高性能ADC產品的出現，給混合信號測試領域帶來前所未有的挑戰。并行ADC測試方案實現了多個ADC測試過程的并行化和實時化，減少了單個ADC的平均測試時間，從而降低ADC測試成本。本文實現了基于FPGA的ADC并行測試方法。在閱讀相關文獻的基礎上，總結了常用ADC參數測試方法和測試流程。使用FPGA實現時域參數評估算法和頻域參數評估算法，并對2個ADC在不同樣本數條件下進行并行測試。 本研究通過在FPGA內部實現ADC測試時域算法和頻域算法相結合的方法來搭建測試系統，完成了音頻編解碼器WM8731L的控制模式接口、音頻數據接口、ADC測試時域算法和頻域算法的FPGA實現。整個測試系統使用Angilent33220A任意信號發生器提供模擬激勵信號，共用一個FPGA內部實現的采樣時鐘控制模塊。并行測試系統將WM8731.L片內的兩個獨立ADC的串行輸出數據分流成左右兩通道，并對其進行串并轉換。然后對左右兩個通道分別配置一個FFT算法模塊和時域算法模塊，并行地實現了ADC參數的評估算法。在樣本數分別為128和4096的實驗條件下，對WM8731L片內2個被測.ADC并行地進行參數評估，被測參數包括增益GAIN、偏移量OFFSET、信噪比SNR、信號與噪聲諧波失真比SINAD、總諧波失真THD等5個常用參數。實驗結果表明，通過在FPGA內配置2個獨立的參數計算模塊，可并行地實現對2個相同ADC的參數評估，減小單個ADC的平均測試時間。FPGA片內實時評估算法的實現節省了測試樣本傳輸至自動測試機PC端的時間。而且只需將HDL代碼多次復制，就可實現多個被測ADC在同一時刻并行地被評估，配置靈活?；贔PGA的ADC并行測試方法易于實現，具有可行性，但由于噪聲的影響，測試精度有待進一步提高。該方法可用于自動測試機的混合信號選項卡或測試子系統。
標簽： FPGA ADC 并行測試 方法研究
上傳時間： 2013-06-07
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神經網絡控制算法作為一種比較成熟的智能控制算法，在空空導彈的理論研究中也得到了很多應用，但它的實際應用通常是通過軟件實現的，而軟件實現是串行執行指令，運行速度慢，可靠性低，很難滿足實際導彈制導系統實時性的要求。控制算法硬件實現的最大特點就是可提高控制算法的實時運算速度和可靠性。本課題針對導彈制導系統，以FPGA為硬件平臺研究神經網絡控制算法的硬件實現。本文首先對BP神經網絡算法思想進行了深入分析，并對BP網絡的各個階段進行了理論推導，最后對BP神經網絡PID飛行控制算法進行了研究和總結，為硬件實現提供了理論基礎。基于對上述理論的深入研究和分析，本文提出了一種適合FPGA實現該神經網絡控制算法的硬件實現模型。在該模型中，神經網絡各層之間采用串行執行數據方式，層間則采用并行運行方式，可有效提高系統的運算速度。由于模塊化、層次化的自頂向下的模塊化設計方法可有效減少錯誤的產生，是設計復雜大規模系統的理想設計方法。本文采用了此設計方法，通過把系統模塊化，對各個子模塊分別用VHDL硬件描述語言進行描述，并基于QUARTUS II軟件開發平臺進行綜合和仿真，直到達到研究設計要求。最后將仿真程序源代碼下載配置到具體的Cyclone II系列EP2C70 FPGA芯片中,應用于某實際導彈控制系統的研究。理論分析和實驗結果表明該神經網絡飛行控制算法的FPGA硬件實現是有效可行的，可滿足系統實時性的要求，為制導系統的實際工程實現提供了基礎。
標簽： FPGA PID 神經網絡 飛行控制
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