近年來，語音識別研究大部分集中在算法設計和改進等方面，而隨著半導體技術的高速發展，集成電路規模的不斷增大與各種研發技術水平的不斷提高，新的硬件平臺的推出，語音識別實現平臺有了更多的選擇。語音識別技術在與DSP、FPGA、ASIC等器件為平臺的嵌入式系統結合后，逐漸向實用化、小型化方向發展。 本課題通過對現有各種語音特征參數與孤立詞語音識別模型進行研究的基礎上，重點探索基于動態時間規整算法的DTW模型在孤立詞語音識別領域的應用，并結合基于FPGA的SOPC系統，在嵌入式平臺上實現具有較好精度與速度的孤立詞語音識別系統。 本系統整體設計基于DE2開發平臺,采用基于Nios II的SOPC技術。采用這種解決方案的優點是實現了片上系統，減少了系統的物理體積和總體功耗；同時系統控制核心都在FPGA內部實現，可以極為方便地更新和升級系統，大大地提高了系統的通用性和可維護性。 此外，由于本系統需要大量的高速數據運算，在設計中作者充分利用了Cyclone II芯片的豐富的硬件乘法器，實現了語音信號的端點檢測模塊，FFT快速傅立葉變換模塊，DCT離散余弦變換模塊等硬件設計模塊。為了提高系統的整體性能，作者充分利用了FPGA的高速并行的優勢，以及配套開發環境中的Avalon總線自定義硬件外設，使系統處理數字信號的能力大大提高，其性能優于傳統的微控制器和普通DSP芯片。 本論文主要包含了以下幾個方面： （1）結合ALTERA CYCLONE II芯片的特點，確定了基于FPGA語音識別系統的總體設計，在此基礎上進行了系統的軟硬件的選擇和設計。 （2）自主設計了純硬件描述語言的驅動電路設計，完成了高速語音采集的工作，并且對存儲數據芯片SRAM中的原始語音數據進行提取導入MATLAB平臺測試數據的正確性。整個程序測試的方式對系統的模塊測試起到重要的作用。 （3）完成高速定點256點的FFT模塊的設計，此模塊是系統成敗的關鍵，實現高速實時的運算。 （4）結合SOPC的特性，設計了人機友好接口，如LCD顯示屏的提示反饋信息等等，以及利用ALTERA提供的一些驅動接口設計完成用戶定制的系統。 （5）進行了整體系統測試，系統可以較穩定地實現實時處理的目的，具有一定的市場潛在價值。
上傳時間： 2013-05-23
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近年來，以FPGA為代表的數字系統現場集成技術取得了快速的發展，FPGA不但解決了信號處理系統小型化、低功耗、高可靠性等問題，而且基于大規模FPGA單片系統的片上可編程系統(SOPC)的靈活設計方式使其越來越多的取代ASIC的市場。傳統的通用信號處理系統使用DSP作為處理核心，系統的可重構型不強，FPGA解決了這一問題，并且現有的FPGA中，多數已集成DSP模塊，結合FPGA較強的信號并行處理特性使其與DSP信號處理能力差距很小。因此，FPGA作為處理核心的通用信號處理系統具有很強的可實施性。 @@ 基于上述要求，作者設計和完成了一個基于多FPGA的通用實時信號處理系統。該系統采用4片XC3SD1800A作為處理核心，使用DDR2 SDRAM高速存儲實時數據。作者通過全面的分析，設計了核心板、底板和應用板分離系統架構。該平臺能夠根據實際需求進行靈活的搭配，核心板之間的數據傳輸采用了LVDS(低電壓差分信號)技術，從而使得數據能夠穩定的以非常高的速率進行傳輸。 @@ 本系統屬于高速數字電路的設計范疇，因此必須重視信號完整性的設計與分析問題，作者根據高速電路的設計慣例和軟件輔助設計的方法，在分析和論證了阻抗控制、PCB堆疊、PCB布局布線等約束的基礎上，順利地完成了PCB繪制與調試工作。 @@ 作為系統設計的重要環節，作者還在文中研究了在系統設計過程中出現的電源完整性問題，并給出了解決辦法。 @@ LVDS高速數據通道接口和DDR2存儲器接口設計決定本系統的使用性能，本文基于所選的FPGA芯片進行了詳細的闡述和驗證。并結合系統的核心板和底板，完成了應用板，視頻圖像采集、USB、音頻、LCD和LED矩陣模塊顯示等接口的設計工作，對其中的部分接口進行了邏輯驗證。 @@ 經過測試，該通用的信號處理平臺具有實時性好、通用性強、可擴展和可重構等特點，能夠滿足當前一些信號處理系統對高速、實時處理的要求，可以廣泛應用于實時信號處理領域。通過本平臺的研究和開發工作，為進一步研究和設計通用、實時信號處理系統打下了堅實的基礎。 @@關鍵詞：通用實時信號處理；FPGA；信號完整性；DDR2；LVDS
上傳時間： 2013-05-27
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MPEG-2是MPEG組織在1994年為了高級工業標準的圖象質量以及更高的傳輸率所提出的視頻編碼標準，其優秀性使之成為過去十年應用最為廣泛的標準，也是未來十年影響力最為廣泛的標準之一。 本文以MPEG-2視頻標準為研究內容，建立系統級設計方案，設計FPGA原型芯片，并在FPGA系統中驗證視頻解碼芯片的功能。最后在0.18微米工藝下實現ASIC的前端設計。完成的主要工作包括以下幾個方面： 1.完成解碼系統的體系結構的設計，采用了自頂而下的設計方法，實現系統的功能單元的劃分；根據其視頻解碼的特點，確定解碼器的控制方式；把視頻數據分文幀內數據和幀間數據，實現兩種數據的并行解碼。 2.實現了具體模塊的設計：根據本文研究的要求，在比特流格式器模塊設計中提出了特有的解碼方式；在可變長模塊中的變長數據解碼采用組合邏輯外加查找表的方式實現，大大減少了變長數據解碼的時間；IQ、IDCT模塊采用流水的設計方法，減少數據計算的時間：運動補償模塊，針對模塊數據運算量大和訪問幀存儲器頻繁的特點，采用四個插值單元同時處理，增加像素緩沖器，充分利用并行性結構等方法來加快運動補償速度。 3.根據視頻解碼的參考軟件，通過解碼系統的仿真結果和軟件結果的比較來驗證模塊的功能正確性。最后用FPGA開發板實現了解碼系統的原型芯片驗證，取得了良好的解碼效果。 整個設計采用Verilog HDL語言描述，通過了現場可編程門陣列(FPGA)的原型驗證，并采用SIMC0.18μm工藝單元庫完成了該電路的邏輯綜合。經過實際視頻碼流測試，本文設計可以達到MPEG-2視頻主類主級的實時解碼的技術要求。
上傳時間： 2013-07-27
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工業生產過程往往具有非線性、不確定性，難以建立精確的數學模型。應用常規的PID控制器難以達到理想的控制效果。作為的重要分支，人工神經網絡具有良好的非線性映射能力和高度的并行信息處理能力，已成為非線性系統建模、辨識和控制中常用的理論和方法。其中，神經元具有很強的信息綜合、學習記憶、自學習和自適應能力，可以處理那些難以用模型和規則描述的過程，將神經元與PID結合，應用到實際的控制中，可以在線調整PID的參數，使系統具有較強的抗干擾能力、自適應能力和較好的魯棒性。 目前，人工神經網絡的研究主要是神經網絡的理論研究、神經網絡的應用研究和神經網絡的實現技術研究，這三方面是相互依賴和相互促進的關系。本文主要側重的是神經網絡的實現技術研究方面，創新性地利用FPGA嵌入式系統開發技術實現單神經元PID智能控制器的研究與設計，并將其封裝成為一個專用的IP核供其他的控制系統使用。 首先，對單神經元PID智能控制器的設計原理和設計算法進行了深入的研究與分析；其次，利用MATLAB設計單神經元PID智能控制器，針對特定的被控對象，對其進行仿真實驗，獲得比較理想的系統輸出；然后，研究基于FPGA的單神經元智能控制算法的實現，對控制器進行VHDL語言分層設計，使用Altera公司的軟件QuartusⅡ6.1進行仿真實驗。兩個仿真實驗結果表明，基于FPGA的單神經元智能控制器比MATLAB設計的單神經元PID智能控制器性能優良。 本文的設計模塊主要包括權值修改模塊、誤差計算模塊、權值產生模塊和輸出模塊。在各個模塊的設計中進行了優化處理，使本文的設計不僅利用的硬件資源少，而且也有很快的運行速度，同時也改善了傳統控制器的控制性能。
上傳時間： 2013-04-24
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現代數字信號處理對實時性提出了很高的要求，當最快的數字信號處理器(DSP)仍無法達到速度要求時，唯一的選擇是增加處理器的數目，或采用客戶定制的門陣列產品。隨著可編程邏輯器件技術的發展，具有強大并行處理能力的現場可編程門陣列(FPGA)在成本、性能、體積等方面都顯示出了優勢。本文以此為背景，研究了基于FPGA的快速傅立葉變換、數字濾波、相關運算等數字信號處理算法的高效實現。 首先，針對圖像聲納實時性的要求和FPGA片內資源的限制，設計了級聯和并行遞歸兩種結構的FFT處理器。文中詳細討論了利用流水線技術和并行處理技術提高FFT處理器運算速度的方法，并針對蝶形運算的特點提出了一些優化和改進措施。 其次，分析了具有相同結構的數字濾波和相關運算的特點，采用了有乘法器和無乘法器兩種結構實現乘累加(MAC)運算。無乘法器結構采用分布式算法(DA)，將乘法運算轉化為FPGA易于實現的查表和移位累加操作，顯著提高了運算效率。此外，還對相關運算的時域多MAC方法及頻域FFT方法進行了研究。 最后，完成了圖像聲納預處理模塊。在一片EP2S60上實現了對160路信號的接收、濾波、正交變換以及發送等處理。實驗表明，本論文所有算法均達到了設計要求。
上傳時間： 2013-06-09
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隨著半導體制造技術不斷的進步，SOC(System On a Chip)是未來IC產業技術研究關注的重點。由于SOC設計的日趨復雜化，芯片的面積增大，芯片功能復雜程度增大，其設計驗證工作也愈加繁瑣。復雜ASIC設計功能驗證已經成為整個設計中最大的瓶頸。 使用FPGA系統對ASIC設計進行功能驗證，就是利用FPGA器件實現用戶待驗證的IC設計。利用測試向量或通過真實目標系統產生激勵，驗證和測試芯片的邏輯功能。通過使用FPGA系統，可在ASIC設計的早期，驗證芯片設計功能，支持硬件、軟件及整個系統的并行開發，并能檢查硬件和軟件兼容性，同時還可在目標系統中同時測試系統中運行的實際軟件。FPGA仿真的突出優點是速度快，能夠實時仿真用戶設計所需的對各種輸入激勵。由于一些SOC驗證需要處理大量實時數據，而FPGA作為硬件系統，突出優點是速度快，實時性好。可以將SOC軟件調試系統的開發和ASIC的開發同時進行。 此設計以ALTERA公司的FPGA為主體來構建驗證系統硬件平臺，在FPGA中通過加入嵌入式軟核處理器NIOS II和定制的JTAG(Joint Test ActionGroup)邏輯來構建與PC的調試驗證數據鏈路，并采用定制的JTAG邏輯產生測試向量，通過JTAG控制SOC目標系統，達到對SOC內部和其他IP(IntellectualProperty)的在線測試與驗證。同時，該驗證平臺還可以支持SOC目標系統后續軟件的開發和調試。 本文介紹了芯片驗證系統，包括系統的性能、組成、功能以及系統的工作原理；搭建了基于JTAG和FPGA的嵌入式SOC驗證系統的硬件平臺，提出了驗證系統的總體設計方案，重點對驗證系統的數據鏈路的實現進行了闡述；詳細研究了嵌入式軟核處理器NIOS II系統，并將定制的JTAG邏輯與處理器NIOS II相結合，構建出調試與驗證數據鏈路；根據芯片驗證的要求，設計出軟核處理器NIOS II系統與PC建立數據鏈路的軟件系統，并完成芯片在線測試與驗證。 本課題的整體任務主要是利用FPGA和定制的JTAG掃描鏈技術，完成對國產某型DSP芯片的驗證與測試，研究如何構建一種通用的SOC芯片驗證平臺，解決SOC驗證系統的可重用性和驗證數據發送、傳輸、采集的實時性、準確性、可測性問題。本文在SOC驗證系統在芯片驗證與測試應用研究領域，有較高的理論和實踐研究價值。
上傳時間： 2013-05-25
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隨著人們對數字電視和數字視頻信息的需求越來越大，數字電視廣播在中國迅速的發展起來。近幾年，數字電視傳輸系統技術逐漸成熟，數字電視地面廣播（DTTB）傳輸標準也于2006年8月30號正式出臺。此標準技術是由我國多家單位聯合研究的，具有自主知識產權的數字地面電視傳輸標準。DTTB系統標準的研究與仿真，具有巨大的實用價值和廣闊的市場前景。 @@ 本文首先研究了地面數字電視廣播標準中平方根升余弦（SRRC）濾波器（滾降系數為0．05）的結構設計，介紹了一種適合在FPGA中實現的高階高速FIR濾波器的并行流水線結構。在本設計中，以CSD數優化濾波器系數，并運用簡化加法器圖（Reduced Adder Graph，RAG）算法進行改進，最后采用并行處理的轉置型流水線結構實現。 @@ 接著研究數字電視地面傳輸標準采用的傳輸技術-OFDM的基本概念和技術特點，并研究了清華大學提出的DMB-T方案中TDS-OFDM信號幀的組成結構以及相關原理。 @@ 最后，本文針對OFDM調制所需要的3780點FFT處理器進行研究。為了保證OFDM信號的采樣率和時域導頻的采樣率相同，以達到較好的同步性能，采用了3780個正交子載波的設計方案。在實現過程中，分析比較了多種算法的計算復雜性，設計出在硬件實現復雜度上進行優化的3780點FFT處理器的數據流流水線算法。之后，通過定點仿真比較各模塊輸出的動態范圍和概率分布，設計出定點字長的優化方案，并分析計算了這一處理器的輸出信噪比與內部各模塊字長的關系，進一步降低了硬件實現復雜性。 @@關鍵字：數字電視地面廣播傳輸（DTTB）；平方根升余弦濾波器（SRRC）；正交頻分復用調制（OFDM）；快速傅立葉變換（FFT）； 3780
上傳時間： 2013-04-24
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現代通信朝著全網IP化的進程逐步發展，越來越多的通信需要IP路由查找；同時光纖技術的發展，使得比特速率達到了20Gbps，路由技術成了整個通信系統的瓶頸，迫切需要一種具有高查找性能，低成本的路由算法，能夠適應大規模應用。 本文研究了一種高性能、低成本的路由算法。在四分支并行路由查找算法的基礎上，實現了雙分支并行，每個分支流水查找的16-8-8路由算法。該算法由三級表構成，長度小于16的前綴通過擴展成為長度16的前綴存儲在第一級表中；長度小于24位的前綴通過擴展成為長度24的前綴存儲在前兩級表中；長度大于24的前綴則通過專門的存儲空間進行存儲。將IP路由的二維查找轉化為一維精確查找，每次查找最多訪問存儲器3次，就可以查得下一跳的路由信息。使用Verilog語言實現了本文提出的算法，并對算法進行了功能仿真。為了實現低成本，該算法采用了FPGA和SSRAM的硬件結構實現。 功能仿真表明本文設計的算法查找速度能適應20Gbps的接口轉發速率。
上傳時間： 2013-04-24
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低密度校驗碼(LDPC)是一種能逼近Shannon容量限的漸進好碼，其長碼性能甚至超過了Turbo碼。低密度校驗碼以其迭代譯碼復雜度低，沒有錯誤平層，碼率和碼長可靈活改變的優點成為Turbo碼強有力的競爭對手。目前，LDPC碼已廣泛應用于深空通信、光纖通信、衛星數字視頻和音頻廣播等領域，因此LDPC碼編譯碼器的硬件實現已成為糾錯編碼領域的研究熱點之一。 本文在分析LDPC碼的基本編碼結構基礎上，首先研究了LDPC碼的隨機構造方法，并給出了有效的PEG算法實現方法，重點分析了用環消除(cycle elimination)算法實現的準循環LDPC碼的構造。然后對LDPC碼的幾種不同譯碼算法進行分析比較，討論了一種適合硬件實現的譯碼算法-TDMP算法，并對易于硬件實現的TDMP算法進行了性能仿真，仿真結果表明TDMP算法作為硬件實現的譯碼算法具有優異的性能優勢。最后針對Altera公司的StratixEPIS25 FPGA芯片設計了一個基于TDMP算法的(4096，2048)非規則LDPC碼譯碼器，內部用了4個單校驗碼譯碼器并行譯1幀數據，3幀同時譯碼，作者詳細介紹了該譯碼器芯片的設計過程和內部結構和工作流程。
上傳時間： 2013-05-23
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現代社會信息量爆炸式增長，由于網絡、多媒體等新技術的發展，用戶對帶寬和速度的需求快速增加。并行傳輸技術由于時鐘抖動和偏移，以及PCB布線的困難，使得傳輸速率的進一步提升面臨設計的極限；而高速串行通信技術憑借其帶寬大、抗干擾性強和接口簡單等優勢，正迅速取代傳統的并行技術，成為業界的主流。 本論文針對目前比較流行并且有很大發展潛力的兩種高速串行接口電路——高速鏈路口和Rocket I/O進行研究，并以Xilinx公司最新款的Virtex-5 FPGA為研究平臺進行仿真設計。本論文的主要工作是以某低成本相控陣雷達信號處理機為設計平臺，在其中的一塊信號處理板上，進行了基于LVDS(Low VoltageDifferential Signal)技術的高速LinkPort(鏈路口)設計和基于CML(Current ModeLogic)技術的Rocket I/O高速串行接口設計。首先在FPGA的軟件中進行程序設計和功能、時序的仿真，當仿真驗證通過之后，重點是在硬件平臺上進行調試。硬件調試驗證的方法是將DSP TS201的鏈路口功能與在FPGA中的模擬高速鏈路口相連接，進行數據的互相傳送，接收和發送的數據相同，證明了高速鏈路口設計的正確性。并且在硬件調試時對Rocket IO GTP收發器進行回環設計，經過回環之后接收到的數據與發送的數據相同，證明了Rocket I/O高速串行接口設計的正確性。
上傳時間： 2013-04-24
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