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基于FPGA的電力諧波分析儀的研究

隨著現代工業的高速發展，電力系統的非線性負荷日益增多，嚴重地污染了電網的環境，威脅著電網中的各種電氣設備的安全經濟運行，不論從保證電力系統和供電系統的安全經濟運行或是從保證設備和人身的安全來看，對諧波污染造成的危害影響加以經常監測和限制都是極為迫切的。諧波測量是諧波治理的重要前提條件，也是分析解決諧波治理問題的基本問題。國內外已有各種諧波檢測的研究，形成了多種諧波檢測方法，基于快速傅立葉變化的FFT是當前諧波檢測中應用最為廣泛的一種諧波檢測方法。特別是經過技術補償后的FFT算法，在諧波檢測中具有更好的性能。但該方法在實現上主要是采用通用DSP器件(比如TI公司產品)，其實時性不強，影響了檢測性能。隨著微電子技術和數字信號處理技術的發展，基于FPGA的數字信號處理具有高速、開發簡便、易于形成ASIC等優勢而得到了廣泛的應用。論文在分析諧波測量方法的基礎上，提出了基于FPGA實現電網諧波測量系統。以嵌入式處理器NiosⅡ為核心，實現了電網諧波分析的周期圖功率譜分析方法。在整個系統硬件設計的基礎上，主要完成了基-28點、16點、32的FFT模塊、完成了求模運算模塊以及輸出顯示模塊。通過比較仿真得到的方波、正弦信號的譜結構與實際系統輸出的譜結構，驗證了該實現方法的正確性。

標簽： FPGA 電力諧波分析儀

上傳時間： 2013-06-30

上傳用戶：無聊來刷下
基于DSP和FPGA平臺的數字化接收機

短波通信由于其固有的優點，在無線通信特別是軍事通信中有著很重要的應用，國內外對短波電臺以及高速調制解調器的研究也是相當多，然而有些硬件結構相似的電臺信號特征差異卻很大，這極大地限制了不同電臺間的互通互連。而軟件無線電用軟件代替部分硬件，可以通過不同軟件模塊來實現不同的功能，因此利用軟件無線電，可以在相同的硬件平臺上，實現多種短波數字化業務，而本文重點研究的就是基于軟件無線電的短波串行體制。　　首先對短波串行體制標準進行了詳細地研究，并對發射端實現方法進行了具體的說明。其次闡述了中頻數字接收機相關基本理論，在研究信號采樣理論、多速率數字信號處理理論、濾波器設計理論、FPGA硬件數字算法等基礎上，并結合實際應用要求，提出了適合于FPGA實現的數字化中頻處理系統方案，對系統進行了仿真，驗證了系統方案的可行性，然后通過Verilog編程完成了數字下變頻的FPGA實現，效果較好。最后對接收端的基帶處理方法進行了一些探索。　　

標簽： FPGA DSP 數字化接收機

上傳時間： 2013-07-19

上傳用戶：czh415
HDL的可綜合設計簡介

本文簡單探討了verilog HDL設計中的可綜合性問題，適合HDL初學者閱讀　　用組合邏輯實現的電路和用時序邏輯實現的　　電路要分配到不同的進程中。　　不要使用枚舉類型的屬性。　　Integer應加范圍限制。　　通常的可綜合代碼應該是同步設計。　　避免門級描述，除非在關鍵路徑中。

標簽： HDL 綜合設計

上傳時間： 2013-10-21

上傳用戶：smallfish
自動檢測單片機80C51串行通訊時的波特率

自動檢測80C51 串行通訊中的波特率本文介紹一種在80C51 串行通訊應用中自動檢測波特率的方法。按照經驗，程序起動后所接收到的第1 個字符用于測量波特率。這種方法可以不用設定難于記憶的開關，還可以免去在有關應用中使用多種不同波特率的煩惱。人們可以設想：一種可靠地實現自動波特檢測的方法是可能的，它無須嚴格限制可被確認的字符。問題是：在各種的條件下，如何可以在大量允許出現的字符中找出波特率的定時間隔。顯然，最快捷的方法是檢測一個單獨位時間（single bit time），以確定接收波特率應該是多少。可是，在RS-232 模式下，許多ASCII 字符并不能測量出一個單獨位時間。對于大多數字符來說，只要波特率存在合理波動（這里的波特率是指標準波特率），從起始位到最后一位“可見”位的數據傳輸周期就會在一定范圍內發生變化。此外，許多系統采用8 位數據、無奇偶校驗的格式傳輸ASCII 字符。在這種格式里，普通ASCII 字節不會有MSB 設定

標簽： 80C51 自動檢測單片機串行通訊

上傳時間： 2013-10-15

上傳用戶：shirleyYim
基于FPGA的多路高速串并轉換器設計

高速串并轉換器的設計是FPGA 設計的一個重要方面,傳統設計方法由于采用FPGA 的內部邏輯資源來實現,從而限制了串并轉換的速度。該研究以網絡交換調度系統的FGPA 驗證平臺中多路高速串并轉換器的設計為例,詳細闡述了1 :8DDR 模式下高速串并轉換器的設計方法和16 路1 :8 串并轉換器的實現。結果表明,采用Xilinx Virtex24 的ISERDES 設計的多路串并轉換器可以實現800 Mbit/ s 輸入信號的串并轉換,并且減少了設計復雜度,縮短了開發周期,能滿足設計要求。關鍵詞:串并轉換;現場可編程邏輯陣列;Xilinx ; ISERDES

標簽： FPGA 多路串并轉換

上傳時間： 2013-11-03

上傳用戶：王小奇
OBS網絡中基于擴展Benes矩陣的節點串擾分析

光突發交換（OBS）的提出，一定程度上滿足了對高速業務的需求，但由于交換結構中光路器件自身的特性以及信號的相互作用，其內部存在嚴重的串擾問題，阻礙了通信的進行，極大地限制了光突發交換的性能。為了進一步研究OBS光網絡節點結構中的串擾問題，仿真模擬了OBS網絡中基于擴展Benes光交換矩陣的節點串擾情況，證明了OBS網絡節點結構中，光交換矩陣本身、輸入輸出光纖數和每根光纖中的復用波長數都會不同程度的引起串擾的變化，從而影響整個光通信網絡的質量。

標簽： Benes OBS 網絡擴展

上傳時間： 2013-10-25

上傳用戶：dddddd55
單模光纖和多模光纖的區別

根據傳輸點模數的不同，光纖可分為單模光纖和多模光纖。所謂"模"是指以一定角速度進入光纖的一束光。單模光纖采用固體激光器做光源，多模光纖則采用發光二極管做光源。多模光纖允許多束光在光纖中同時傳播，從而形成模分散(因為每一個“模”光進入光纖的角度不同它們到達另一端點的時間也不同，這種特征稱為模分散。)，模分散技術限制了多模光纖的帶寬和距離，因此，多模光纖的芯線粗，傳輸速度低、距離短，整體的傳輸性能差，但其成本比較低，一般用于建筑物內或地理位置相鄰的環境下。單模光纖只能允許一束光傳播，所以單模光纖沒有模分散特性，因而，單模光纖的纖芯相應較細，傳輸頻帶寬、容量大，傳輸距離長，但因其需要激光源，成本較高。

標簽： 單模光纖多模光纖

上傳時間： 2013-10-30

上傳用戶：wsq921779565
HDL的可綜合設計簡介

本文簡單探討了verilog HDL設計中的可綜合性問題，適合HDL初學者閱讀　　用組合邏輯實現的電路和用時序邏輯實現的　　電路要分配到不同的進程中。　　不要使用枚舉類型的屬性。　　Integer應加范圍限制。　　通常的可綜合代碼應該是同步設計。　　避免門級描述，除非在關鍵路徑中。

標簽： HDL 綜合設計

上傳時間： 2013-11-18

上傳用戶：swaylong
基于FPGA的多路高速串并轉換器設計

高速串并轉換器的設計是FPGA 設計的一個重要方面,傳統設計方法由于采用FPGA 的內部邏輯資源來實現,從而限制了串并轉換的速度。該研究以網絡交換調度系統的FGPA 驗證平臺中多路高速串并轉換器的設計為例,詳細闡述了1 :8DDR 模式下高速串并轉換器的設計方法和16 路1 :8 串并轉換器的實現。結果表明,采用Xilinx Virtex24 的ISERDES 設計的多路串并轉換器可以實現800 Mbit/ s 輸入信號的串并轉換,并且減少了設計復雜度,縮短了開發周期,能滿足設計要求。關鍵詞:串并轉換;現場可編程邏輯陣列;Xilinx ; ISERDES

標簽： FPGA 多路串并轉換

上傳時間： 2013-11-17

上傳用戶：hxy200501
本軟件是成型的軟件

本軟件是成型的軟件，但我沒有地方放，所以放在這里，請見諒，主要用于限制孩子瀏覽不健康的網頁，在軟件中只有家長允許的網頁才能瀏覽。也請各位高手幫我測試傳播一下，

標簽： 軟件

上傳時間： 2015-03-17

上傳用戶：tyler