網上的資源，但是么有word形式。想免費分享，但必須有1積分。 FOC主要是通過對電機電流的控制實現對電機轉矩(電流)、速度、位置的控制。通常是電流作為最內環，速度是中間環，位置作為最外環。本程序是DSP2812控制永磁同步電機高精度控制代碼，根據Uref實際所在的扇區，確定Tx和Ty實際所對應的電壓矢量，就可以計算出T1，T2，T3的值；然后再根據Uref所在的扇區畫出類似圖十三的三相PWM波形，就可以確定T1，T2，T3分別對應到三相A，B，C的哪一個通道，再賦值給對應通道的捕獲比較寄存器，就完成了SVPWM算法。適合從事電機控制方面工作的研發人員作為參考學習使用。
上傳時間： 2022-07-04
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HX711是一款專為高精度電子秤而設計的24位A/D轉換器芯片。與同類型其它芯片相比，該芯片集成了包括穩壓電源、片內時鐘振蕩器等其它同類型芯片所需要的外圍電路，具有集成度高、響應速度快、抗干擾性強等優點。降低了電子秤的整機成本，提高了整機的性能和可靠性。該芯片與后端MCU 芯片的接口和編程非常簡單，所有控制信號由管腳驅動，無需對芯片內部的寄存器編程。輸入選擇開關可任意選取通道A 或通道B，與其內部的低噪聲可編程放大器相連。通道A 的可編程增益為128 或64，對應的滿額度差分輸入信號幅值分別為±20mV或±40mV。通道B 則為固定的64 增益，用于系統參數檢測。芯片內提供的穩壓電源可以直接向外部傳感器和芯片內的A/D 轉換器提供電源，系統板上無需另外的模擬電源。芯片內的時鐘振蕩器不需要任何外接器件。上電自動復位功能簡化了開機的初始化過程。
上傳時間： 2022-07-24
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一本很好的匯編語言教程，跟大家一起分享 課程介紹 第1章 預備知識 1.1 匯編語言的由來及其特點 1 機器語言 2 匯編語言 3 匯編程序 4 匯編語言的主要特點 5 匯編語言的使用領域 1.2 數據的表示和類型 1 數值數據的表示 2 非數值數據的表示 3 基本的數據類型 1.3 習題 第2章 CPU資源和存儲器 2.1 寄存器組 1 寄存器組 2 通用寄存器的作用 3 專用寄存器的作用 2.2 存儲器的管理模式 1 16位微機的內存管理模式 2 32位微機的內存管理模式 2.3 習題 第3章 操作數的尋址方式 3.1 立即尋址方式 3.2 寄存器尋址方式 3.3 直接尋址方式 3.4 寄存器間接尋址方式 3.5 寄存器相對尋址方式 3.6 基址加變址尋址方式 3.7 相對基址加變址尋址方式 3.8 32位地址的尋址方式 3.9 操作數尋址方式的小結 3.10 習題 第4章 標識符和表達式 4.1 標識符 4.2 簡單內存變量的定義 1 內存變量定義的一般形式 2 字節變量 3 字變量 4 雙字變量 5 六字節變量 6 八字節變量 7 十字節變量 4.3 調整偏移量偽指令 1 偶對齊偽指令 2 對齊偽指令 3 調整偏移量偽指令 4 偏移量計數器的值 4.4 復合內存變量的定義 1 重復說明符 2 結構類型的定義 3 聯合類型的定義 4 記錄類型的定義 5 數據類型的自定義 4.5 標號 4.6 內存變量和標號的屬性 1 段屬性操作符 2 偏移量屬性操作符 3 類型屬性操作符 4 長度屬性操作符 5 容量屬性操作符 6 強制屬性操作符 7 存儲單元別名操作符 4.7 表達式 1 進制偽指令 2 數值表達式 3 地址表達式 4.8 符號定義語句 1 等價語句 2 等號語句 3 符號名定義語句 4.9 習題 第5章 微機CPU的指令系統 5.1 匯編語言指令格式 1 指令格式 2 了解指令的幾個方面 5.2 指令系統 1 數據傳送指令 2 標志位操作指令 3 算術運算指令 4 邏輯運算指令 5 移位操作指令 6 位操作指令 7 比較運算指令 8 循環指令 9 轉移指令 10 條件設置字節指令 11 字符串操作指令 12 ASCII-BCD碼調整指令 13 處理器指令 5.3 習題 第6章 程序的基本結構 6.1 程序的基本組成 1 段的定義 2 段寄存器的說明語句 3 堆棧段的說明 4 源程序的結構 6.2 程序的基本結構 1 順序結構 2 分支結構 3 循環結構 6.3 段的基本屬性 1 對齊類型 2 組合類型 3 類別 4 段組 6.4 簡化的段定義 1 存儲模型說明偽指令 2 簡化段定義偽指令 3 簡化段段名的引用 6.5 源程序的輔助說明偽指令 1 模塊名定義偽指令 2 頁面定義偽指令 3 標題定義偽指令 4 子標題定義偽指令 6.6 習題 第7章 子程序和庫 7.1 子程序的定義 7.2 子程序的調用和返回指令 1 調用指令 2 返回指令 7.3 子程序的參數傳遞 1 寄存器傳遞參數 2 存儲單元傳遞參數 3 堆棧傳遞參數 7.4 寄存器的保護與恢復 7.5 子程序的完全定義 1 子程序完全定義格式 2 子程序的位距 3 子程序的語言類型 4 子程序的可見性 5 子程序的起始和結束操作 6 寄存器的保護和恢復 7 子程序的參數傳遞 8 子程序的原型說明 9 子程序的調用偽指令 10 局部變量的定義 7.6 子程序庫 1 建立庫文件命令 2 建立庫文件舉例 3 庫文件的應用 4 庫文件的好處 7.7 習題 第8章 輸入輸出和中斷 8.1 輸入輸出的基本概念 1 I/O端口地址 2 I/O指令 8.2 中斷 1 中斷的基本概念 2 中斷指令 3 中斷返回指令 4 中斷和子程序 8.3 中斷的分類 1 鍵盤輸入的中斷功能 2 屏幕顯示的中斷功能 3 打印輸出的中斷功能 4 串行通信口的中斷功能 5 鼠標的中斷功能 6 目錄和文件的中斷功能 7 內存管理的中斷功能 8 讀取和設置中斷向量 8.4 習題 第9章 宏 9.1 宏的定義和引用 1 宏的定義 2 宏的引用 3 宏的參數傳遞方式 4 宏的嵌套定義 5 宏與子程序的區別 9.2 宏參數的特殊運算符 1 連接運算符 2 字符串整體傳遞運算符 3 字符轉義運算符 4 計算表達式運算符 9.3 與宏有關的偽指令 1 局部標號偽指令 2 取消宏定義偽指令 3 中止宏擴展偽指令 9.4 重復匯編偽指令 1 偽指令REPT 2 偽指令IRP 3 偽指令IRPC 9.5 條件匯編偽指令 1 條件匯編偽指令的功能 2 條件匯編偽指令的舉例 9.6 宏的擴充 1 宏定義形式 2 重復偽指令REPEAT 3 循環偽指令WHILE 4 循環偽指令FOR 5 循環偽指令FORC 6 轉移偽指令GOTO 7 宏擴充的舉例 8 系統定義的宏 9.7 習題 第10章 應用程序的設計 10.1 字符串的處理程序 10.2 數據的分類統計程序 10.3 數據轉換程序 10.4 文件操作程序 10.5 動態數據的編程 10.6 COM文件的編程 10.7 駐留程序 10.8 程序段前綴及其應用 1 程序段前綴的字段含義 2 程序段前綴的應用 10.9 習題 第11章 數值運算協處理器 11.1 協處理器的數據格式 1 有符號整數 2 BCD碼數據 3 浮點數 11.2 協處理器的結構 11.3 協處理器的指令系統 1 操作符的命名規則 2 數據傳送指令 3 數學運算指令 4 比較運算指令 5 超越函數運算指令 6 常數操作指令 7 協處理器控制指令 11.4 協處理器的編程舉例 11.5 習題 第12章 匯編語言和C語言 12.1 匯編語言的嵌入 12.2 C語言程序的匯編輸出 12.3 一個具體的例子 12.4 習題 附錄
上傳時間： 2013-07-05
上傳用戶：hw1688888
固態硬盤是一種以FLASH為存儲介質的新型硬盤。由于它不像傳統硬盤一樣以高速旋轉的磁盤為存儲介質，不需要浪費大量的尋道時間，因此它有著傳統硬盤不可比擬的順序和隨機存儲速度。同時由于固態硬盤不存在機械存儲結構，因此還具有高抗震性、無工作噪音、可適應惡劣工作環境等優點。隨著計算機技術的高速發展，固態硬盤技術已經成為未來存儲介質技術發展的必然趨勢。 本文以設計固態硬盤控制芯片IDE接口部分為項目背景，通過可編程邏輯器件FPGA，基于ATA協議并使用硬件編程語言verilog，設計了一個位于設備端的IDE控制器。該IDE控制器的主要作用在于解析主機所發送的IDE指令并控制硬盤設備進行相應的狀態遷移和指令操作，從而完成硬盤設備端與主機端之間基本的狀態通信以及數據通信。論文主要完成了幾個方面的內容。第一：論文從固態硬盤的基本結構出發，分析了固態硬盤IDE控制器的功能性需求以及寄存器傳輸、PIO傳輸和UDMA傳輸三種ATA協議主要傳輸模式所必須遵循的時序要求，并概括了IDE控制器設計的要點和難點；第二：論文設計了IDE控制器的總體功能框架，將IDE控制器從功能上分為寄存器部分、頂層控制模塊、異步FIFO模塊、PIO控制模塊、UDMA控制模塊以及CRC校驗模塊六大子功能模塊，并分析了各個子功能模塊的基本工作原理和具體功能設計；第三：論文以設計狀態機流程和主要控制信號的方式實現了各個具體子功能模塊并列舉了部分關鍵代碼，同時給出了主要子功能模塊的時序仿真圖；最后，論文給出了基于PIO傳輸模式和基于UDMA傳輸模式的具體指令操作流程實現，并通過SAS邏輯分析儀和QuartusⅡ對IDE控制器進行了功能測試和分析，驗證了本論文設計的正確性。
上傳時間： 2013-07-31
上傳用戶：liangrb
本文完成了對MIPS-CPU的指令集確定，流水線與架構設計，代碼編寫，并且在x86計算機上搭建了稱為gccmips_elf的仿真系統，完成了對MIPS-CPU硬件系統的模擬仿真，最終完成FPGA芯片的下載與實現。 @@ 本文完成了包含34條指令的MIPS-CPU指令集的制定，完成了整個MIPS-CPU的架構設計與5級流水線級數的確定。制定了整個CPU的主控制模塊的狀態轉移圖；根據MIPS-CPU的指令集的模式，完成了對不同模式下的指令的分析，給出了相應的取指，譯碼，產生新的程序存儲器尋址地址，執行，數據存儲器與寄存器文件回寫的控制信號，完成取指令模塊，譯碼模塊，執行模塊，數據回寫等模塊代碼的編寫，從而完成了流水線模塊的代碼設計。 @@ 重點分析了由于流水線設計而引入的競爭與冒險，分析了在不同流水線階段可能存在的競爭與冒險，對引起競爭與冒險的原因進行了確定，并通過增加一些電路邏輯來避免競爭與冒險的發生，完成了競爭與冒險檢測電路模塊以及數據回寫前饋電路模塊的代碼編寫，從而解決了競爭與冒險的問題，使設計的5級流水線得以暢順實現。 @@ 完成了MIPS-CPU的仿真系統平臺的搭建，該仿真器用來對應用程序進行編譯，鏈接與執行，生成相應匯編語言程序以及向量文件(16進制機器碼)；并且同時產生相關的Modelsim仿真，及Quartus II下載驗證的文件。本設計利用該仿真系統來評估設計的MIPS-CPU的硬件系統，模擬仿真結果證明本文設計的MIPS-CPU可以實現正常功能。本論文課題的研究成功對今后從事專用RISC-CPU設計的同行提供了有益的參考。 @@ 最終將設計的MIPS-CPU下載到ALTERA公司的FPGA-EP1C6Q240芯片，并且借助ALTERA公司提供的Quartus II軟件進行了編譯與驗證，對設計的MIPS-CPU的資源使用，關鍵路徑上的時序，布線情況進行了分析，最終完成各個指標的檢查，并且借助Quartus II軟件內嵌的Signal Tap軟件進行軟硬件聯合調試，結果表明設計的MIPS-CPU功能正常，滿足約束，指標正確。 @@關鍵詞 MIPS；流水線；競爭與冒險；仿真器；FPGA
上傳時間： 2013-07-31
上傳用戶：gjzeus
MP3音樂是目前最為流行的音樂格式，因其音質、復雜度與壓縮比的完美折中，占據著廣闊的市場，不僅在互聯網上廣為流傳，而且在便攜式設備領域深受人們喜愛。本文以MPEG-1的MP3音頻解碼器為研究對象，在實時性、面積等約束條件下，研究MP3解碼電路的設計方法，實現FPGA原型芯片，研究MP3原型芯片的驗證方法。 論文的主要貢獻如下： (1)使用算法融合方法合并MP3解碼過程的相關步驟，以減少緩沖區存儲單元的容量和訪存次數。如把重排序步驟融合到反量化模塊，可以減少一半的讀寫RAM操作；把IMDCT模塊內部的三個算法步驟融合在一起進行設計，可以省去存儲中間計算結果的緩存區單元。 (2)反量化、立體聲處理等模塊中，采用流水線設計技術，設置寄存器把較長的組合邏輯路徑隔開，提高了電路的性能和可靠性；使用連續訪問公共緩存技術，合理規劃各計算子模塊的工作時序，將數據計算的時間隱藏在訪存過程中；充分利用頻率線的零值區特性，有效地減少數據計算量，加快了數據處理的速度。 (3)設計了MP3硬件解碼器的FPGA原型芯片。采用Verilog HDL硬件描述語言設計RTL級電路，完成功能仿真，以Altera公司Stratix II系列的EP2S180 FPGA開發板為平臺，實現MP3解碼器的FPGA原型芯片。MP3硬件解碼器在Stratix II EP2S180器件內的資源利用率約為5％，其中組合邏輯查找表ALUT為7189個，寄存器共有4024個，系統頻率可達69.6MHz，充分滿足了MP3解碼過程的實時性要求。實驗結果表明，MP3音頻解碼FPGA原型芯片可正常播放聲音，解碼音質良好。
上傳時間： 2013-07-01
上傳用戶：xymbian
“計算機組成原理”是計算機專業的一門核心課程。傳統的計算機組成原理實驗是在指令格式、尋址方式、運算器、控制器、存儲器等都相對固定的情況下進行，學生主要進行功能實現和驗證，缺少自主設計和創新過程。 為改變這種狀況，須更新現有的計算機組成原理實驗系統。采用FPGA芯片作為載體，使用EDA開發工具，用硬件描述語言實現不同的硬件邏輯，再與硬件的輸入輸出接口線路相連，最終組成一臺可用于組成實驗教學的完整計算機系統。這期間學生將掌握組成原理實驗系統的各個部件的功能及其相互之間如何協作。本實驗系統能夠讓學生完成有關計算機組成原理的部件實驗和整機實驗：部件實驗包括加法器、乘法器、除法器、算術邏輯運算單元、控制器、存儲器等；整機實驗可以獨立實現各部件的功能描述。該系統能夠幫助學生鞏固課堂知識并增強設計能力。 為實現上述目的，依據EDA技術的開發流程和方法，建立了一個完整的體系，其中包括控制模塊、內存模塊、運算器模塊、通用寄存器組及其控制部件、程序計數器、地址寄存器、指令寄存器、時序部件、數據控制部件、狀態值控制部件，以及為幫學生調試而專門設計的輸出觀察部件。在Quartus Ⅱ開發環境下，使用Altera公司FPGA芯片，采用VHDL，語言設計并實現了上述模塊。經過仿真測試，所實現的各功能模塊作為獨立部件時能完成各自功能：而將這些部件組合起來的整機系統，可以執行程序段和進行各種運算處理，達到了設計要求。
上傳時間： 2013-06-01
上傳用戶：hebmuljb
隨著以太網技術的不斷發展，網絡的傳輸速度已經由最初的10M發展到現在的10,000M。用可編程邏輯器件(FPGA)實現以太網控制器與其它SOC系統的互連成為當前的研究熱點。本文闡述了MAC層的FPGA設計、仿真及測試；介紹了整個系統的內部結構、模塊劃分，并對各個模塊的設計過程進行了詳細闡述，接著介紹了開發環境和驗證工具，同時給出測試方案、驗證數據、實現結果及時序仿真波形圖。 對MAC層的主要功能模塊如:發送模塊、接收模塊、MAC流程控制模塊、寄存器模塊、MⅡ接口模塊和主機接口模塊以及CRC，CSMA/CD，HASH表等算法給出了基于FPGA及硬件描述語言的解決方法。 本課題針對以下三個方面進行了研究并取得一定的成果: 1)FPGA開發平臺的硬件實現。選用Xilinx公司的XC3S1000-FT256-4-C和ATMEL公司的ARM9200作為測試的核心器件，采用LXT971芯片作為物理層芯片，AT91RM9200作為數據輸入源和雙blockram作為幀緩存搭建FPGA硬件驗證開發平臺。 2)基于FPGA實現以太網控制器。用VerilogHDL語言構建以太網控制器，實現CSMA/CD協議、10M/100M自適應以及與物理層MⅡ接口等。 3)采用片上系統通用的WS接口。目的是便于與具有通用接口的片上系統互連，也為構建SOC上處理器提供條件。 本論文實現了一個基于WS總線接口可裁減的以太網MAC控制器IP軟核，為設計具有自主知識產權的以太網MAC控制器積累了經驗。同時，為與其它WS接口的控制器實現直接互連創造了條件，對高層次設計這一先進ASIC設計方法也有了較為深入的認識。
上傳時間： 2013-07-17
上傳用戶：bruce
可配置端口電路是FPGA芯片與外圍電路連接關鍵的樞紐，它有諸多功能：芯片與芯片在數據上的傳遞(包括對輸入信號的采集和輸出信號輸出)，電壓之間的轉換，對外圍芯片的驅動，完成對芯片的測試功能以及對芯片電路保護等。 本文采用了自頂向下和自下向上的設計方法，依據可配置端口電路能實現的功能和工作原理，運用Cadence的設計軟件，結合華潤上華0.5μm的工藝庫，設計了一款性能、時序、功耗在整體上不亞于xilinx4006e[8]的端口電路。主要研究以下幾個方面的內容： 1.基于端口電路信號寄存器的采集和輸出方式，本論文設計的端口電路可以通過配置將它設置成單沿或者雙沿的觸發方式[7]，并完成了Verilog XL和Hspiee的功能和時序仿真，且建立時間小于5ns和保持時間在0ns左右。和xilinx4006e[8]相比較滿足設計的要求。 2.基于TAP Controller的工作原理及它對16種狀態機轉換的控制，對16種狀態機的轉換完成了行為級描述和實現了捕獲、移位、輸出、更新等主要功能仿真。 3.基于邊界掃描電路是對觸發器級聯的構架這一特點，設計了一款邊界掃描電路，并運用Verilog XL和Hspiee對它進行了功能和時序的仿真。達到對芯片電路測試設計的要求。 4.對于端口電路來講，有時需要將從CLB中的輸出數據實現異或、同或、與以及或的功能，為此本文采用二次函數輸出的電路結構來實現以上的功能，并運用Verilog XL和Hspiee對它進行了功能和時序的仿真。滿足設計要求。 5.對于0.5μm的工藝而言，輸入端口的電壓通常是3.3V和5V，為此根據設置不同的上、下MOS管尺寸來調整電路的中點電壓，將端口電路設計成3.3V和5V兼容的電路，通過仿真性能上已完全達到這一要求。此外，在輸入端口處加上擴散電阻R和電容C組成噪聲濾波電路，這個電路能有效地抑制加到輸入端上的白噪聲型噪聲電壓[2]。 6.在噪聲和延時不影響電路正常工作的范圍內，具有三態控制和驅動大負載的功能。通過對管子尺寸的大小設置和驅動大小的仿真表明：在實現TTL高電平輸出時，最大的驅動電流達到170mA，而對應的xilinx4006e的TTL高電平最大驅動電流為140mA[8]；同樣，在實現CMOS高電平最大驅動電流達到200mA,而xilinx4006e的CMOS驅動電流達到170[8]mA。 7.與xilinx4006e端口電路相比，在延時和面積以及功耗略大的情況下，本論文研究設計的端口電路增加了雙沿觸發、將輸出數據實現二次函數的輸出方式、通過添加譯碼器將配置端口的數目減少的新的功能，且驅動能力更加強大。
上傳時間： 2013-07-20
上傳用戶：頂得柱
本文研究了基于Nios Ⅱ的FPGA-CPU調試技術。論文研究了NiosⅡ嵌入式軟核處理器的特性；實現了以Nios Ⅱ嵌入式處理器為核心的FPGA-CPU調試系統的軟、硬件設計；對兩種不同類型的FPGA-CPU進行了實際調試，對實驗數據進行了分析。 在硬件方面，為了控制和檢測FPGA-CPU，設計并實現了FPGA-CPU的控制電路、FPGA-CPU的內部通用寄存器組掃描電路、存儲器電路等；完成了各種外圍設備接口的設計；實現了調試系統的整體設計。 在軟件方面，設計了調試監控軟件，完成了對FPGA-CPU運行的控制和信號狀態的監測。這些信號包括地址和數據總線以及各種寄存器的數據等；實現了多種模式下的FPGA-CPU調試支持單時鐘調試、單步調試和軟件斷點多種調試模式。此外，設計了專用的編譯軟件，實現了基于不同指令系統的偽匯編程序編譯，提高了調試效率。 本文作者在實現了FPGA-CPU調試系統基礎上，對兩種指令系統不同、結構迥異的FPGA-CPU進行實際調試。調試結果表明，這種基于IP核的可復用設計技術，能夠在一個FPGA芯片內實現調試系統和FPGA-CPU的無縫連接，能夠有效地調試FPGA-CPU。
上傳時間： 2013-08-04
上傳用戶：zhch602
