目前，大型設(shè)計(jì)一般推薦使用同步時(shí)序電路。同步時(shí)序電路基于時(shí)鐘觸發(fā)沿設(shè)計(jì)，對(duì)時(shí)鐘的周期、占空比、延時(shí)和抖動(dòng)提出了更高的要求。為了滿足同步時(shí)序設(shè)計(jì)的要求，一般在FPGA設(shè)計(jì)中采用全局時(shí)鐘資源驅(qū)動(dòng)設(shè)計(jì)的主時(shí)鐘，以達(dá)到最低的時(shí)鐘抖動(dòng)和延遲。 FPGA全局時(shí)鐘資源一般使用全銅層工藝實(shí)現(xiàn)，并設(shè)計(jì)了專用時(shí)鐘緩沖與驅(qū)動(dòng)結(jié)構(gòu)，從而使全局時(shí)鐘到達(dá)芯片內(nèi)部的所有可配置單元(CLB)、I/O單元 (IOB)和選擇性塊RAM(Block Select RAM)的時(shí)延和抖動(dòng)都為最小。為了適應(yīng)復(fù)雜設(shè)計(jì)的需要，Xilinx的FPGA中集成的專用時(shí)鐘資源與數(shù)字延遲鎖相環(huán)(DLL)的數(shù)目不斷增加，最新的 Virtex II器件最多可以提供16個(gè)全局時(shí)鐘輸入端口和8個(gè)數(shù)字時(shí)鐘管理模塊(DCM)。與全局時(shí)鐘資源相關(guān)的原語(yǔ)常用的與全局時(shí)鐘資源相關(guān)的Xilinx器件原語(yǔ)包括：IBUFG、IBUFGDS、BUFG、BUFGP、BUFGCE、 BUFGMUX、BUFGDLL和DCM等，如圖1所示。
標(biāo)簽： Xilinx FPGA 全局時(shí)鐘資源
上傳時(shí)間： 2013-11-20
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第二部分：DRAM 內(nèi)存模塊的設(shè)計(jì)技術(shù)..............................................................143第一章 SDR 和DDR 內(nèi)存的比較..........................................................................143第二章 內(nèi)存模塊的疊層設(shè)計(jì).............................................................................145第三章 內(nèi)存模塊的時(shí)序要求.............................................................................1493.1 無(wú)緩沖（Unbuffered）內(nèi)存模塊的時(shí)序分析.......................................1493.2 帶寄存器（Registered）的內(nèi)存模塊時(shí)序分析...................................154第四章 內(nèi)存模塊信號(hào)設(shè)計(jì).................................................................................1594.1 時(shí)鐘信號(hào)的設(shè)計(jì).......................................................................................1594.2 CS 及CKE 信號(hào)的設(shè)計(jì)..............................................................................1624.3 地址和控制線的設(shè)計(jì)...............................................................................1634.4 數(shù)據(jù)信號(hào)線的設(shè)計(jì)...................................................................................1664.5 電源，參考電壓Vref 及去耦電容.........................................................169第五章 內(nèi)存模塊的功耗計(jì)算.............................................................................172第六章 實(shí)際設(shè)計(jì)案例分析.................................................................................178 目前比較流行的內(nèi)存模塊主要是這三種：SDR，DDR，RAMBUS。其中，RAMBUS內(nèi)存采用阻抗受控制的串行連接技術(shù),在這里我們將不做進(jìn)一步探討，本文所總結(jié)的內(nèi)存設(shè)計(jì)技術(shù)就是針對(duì)SDRAM 而言(包括SDR 和DDR)。現(xiàn)在我們來(lái)簡(jiǎn)單地比較一下SDR 和DDR，它們都被稱為同步動(dòng)態(tài)內(nèi)存，其核心技術(shù)是一樣的。只是DDR 在某些功能上進(jìn)行了改進(jìn)，所以DDR 有時(shí)也被稱為SDRAM II。DDR 的全稱是Double Data Rate，也就是雙倍的數(shù)據(jù)傳輸率，但是其時(shí)鐘頻率沒(méi)有增加，只是在時(shí)鐘的上升和下降沿都可以用來(lái)進(jìn)行數(shù)據(jù)的讀寫操作。對(duì)于SDR 來(lái)說(shuō),市面上常見的模塊主要有PC100/PC133/PC166,而相應(yīng)的DDR內(nèi)存則為DDR200(PC1600)/DDR266(PC2100)/DDR333(PC2700)。
標(biāo)簽： DRAM 內(nèi)存模塊 設(shè)計(jì)技術(shù)
上傳時(shí)間： 2013-10-18
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51單片機(jī)眾多優(yōu)秀的開發(fā)源程序：ZLG7290例程*ZLG7290匯編例程*蜂鳴器音樂(lè)例程*蜂鳴器響例程*讀EEPROM并顯示例程*16×2LCD模塊例程*128×64點(diǎn)陣LCD模塊例程*直連KEY和LED例程*直連LED例程*lin模塊的原碼及例程。LIN總線例程 RS232例程(包括PC端和書上了串口例程) USB1.1例程(包括PC端) RS485例程 USB2.0例程(有3個(gè)，包括PC端) 基于ETHERNET的TCPIP例程 時(shí)鐘顯示例程 CAN自發(fā)自收例程 外中斷1 CAN例程 USB2.0PC例程
標(biāo)簽： 7290 ZLG EEPROM 2LCD
上傳時(shí)間： 2014-01-21
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//led.v /*------------------------------------- LED顯示模塊：led(CLK,AF,ADDR,DATA) 功能： 顯示 注意事項(xiàng)： 8位LED 參數(shù)： CLK:掃妙時(shí)鐘輸入，推薦1kHz AF:數(shù)碼管輸出，a～h ADDR:數(shù)碼管選擇位數(shù)出，0~2 DATA:顯示數(shù)據(jù)輸入0~9999 9999 編寫人： 黃道斌 編寫日期： 2006/07/13 -------------------------------------*/
標(biāo)簽： led ADDR DATA LED
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將4MHz的訪波輸入到ccc模塊上，輸出500Hz提供鳴叫聲頻。1kHz的方波經(jīng)fen10模塊進(jìn)行十分頻后為秒模塊mian、分模塊mina、時(shí)模塊hour，提供時(shí)鐘信號(hào)；用sst模塊為整點(diǎn)報(bào)時(shí)提供控制信號(hào)，（當(dāng)59 50"、52"、54"、56"、58"時(shí)，q500輸出為”1”，秒為00時(shí)qlk輸出為”1”,這兩個(gè)信號(hào)經(jīng)過(guò)邏輯或門實(shí)現(xiàn)報(bào)時(shí)功能）；用sel模塊提供數(shù)碼管片選信號(hào)；用模塊bbb將對(duì)應(yīng)數(shù)碼管信號(hào)送出需要的顯示信號(hào)；用七段譯碼器dispa模塊進(jìn)行譯碼。 將4MHz的訪波輸入到ccc模塊上，輸出500Hz提供鳴叫聲頻。1kHz的方波經(jīng)fen10模塊進(jìn)行十分頻后為秒模塊mian、分模塊mina、時(shí)模塊hour，提供時(shí)鐘信號(hào)；用sst模塊為整點(diǎn)報(bào)時(shí)提供控制信號(hào)，（當(dāng)59 50"、52"、54"、56"、58"時(shí)，q500輸出為”1”，秒為00時(shí)qlk輸出為”1”,這兩個(gè)信號(hào)經(jīng)過(guò)邏輯或門實(shí)現(xiàn)報(bào)時(shí)功能）；用sel模塊提供數(shù)碼管片選信號(hào)；用模塊bbb將對(duì)應(yīng)數(shù)碼管信號(hào)送出需要的顯示信號(hào)；用七段譯碼器dispa模塊進(jìn)行譯碼。
標(biāo)簽： 4MHz ccc 輸入 模塊
上傳時(shí)間： 2014-12-22
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基于CPLD的棋類比賽計(jì)時(shí)時(shí)鐘,第一個(gè)CNT60實(shí)現(xiàn)秒鐘計(jì)時(shí)功能，第二個(gè)CNT60實(shí)現(xiàn)分鐘的計(jì)時(shí)功能，CTT3完成兩小時(shí)的計(jì)時(shí)功能。秒鐘計(jì)時(shí)模塊的進(jìn)位端和開關(guān)K1相與提供分鐘的計(jì)時(shí)模塊使能，當(dāng)秒種計(jì)時(shí)模塊計(jì)時(shí)到59時(shí)向分種計(jì)時(shí)模塊進(jìn)位，同時(shí)自己清零。同理分種計(jì)時(shí)模塊到59時(shí)向CTT3小時(shí)計(jì)時(shí)模塊進(jìn)位，到1小時(shí)59分59秒時(shí)，全部清零。同時(shí)，開關(guān)K1可以在兩小時(shí)內(nèi)暫停秒鐘計(jì)時(shí)模塊，分鐘計(jì)時(shí)模塊和小時(shí)計(jì)時(shí)模塊。各模塊的VHDL語(yǔ)言描述如下：
標(biāo)簽： CPLD CNT 計(jì)時(shí) 60
上傳時(shí)間： 2015-08-18
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一個(gè)51單片機(jī)控制時(shí)鐘芯片DS1302的驅(qū)動(dòng)程序，可以作為時(shí)鐘電子的模塊程序
標(biāo)簽： 1302 DS 51單片機(jī) 控制
上傳時(shí)間： 2013-12-11
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利用DSP EV模塊實(shí)現(xiàn)1ms延時(shí)程序，需根據(jù)具體使用時(shí)鐘頻率
標(biāo)簽： DSP 1ms 模塊 延時(shí)程序
上傳時(shí)間： 2013-11-29
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為了測(cè)量 DVD的Jitter ,需要知道刻錄時(shí)鐘。針對(duì) DVD 特殊的數(shù)據(jù)格式 NRZI,提出一個(gè)專用的時(shí)鐘恢復(fù)系 統(tǒng) ,用于從讀出的 RF信號(hào)中恢復(fù)寫時(shí)鐘。這個(gè)系統(tǒng)采用基于鎖相環(huán)的雙環(huán)結(jié)構(gòu)。介紹系統(tǒng)結(jié)構(gòu)、各個(gè)模塊的構(gòu)成原理、數(shù) 學(xué)模型 ,并結(jié)合 Simulink 給出仿真結(jié)果。理論和實(shí)驗(yàn)證明 ,該系統(tǒng)既可作為測(cè)量 DVD Jitter 的硬件電路設(shè)計(jì)的參考 ,也可作 為軟件設(shè)計(jì)的工具。
標(biāo)簽： DVD Jitter NRZI 時(shí)鐘
上傳時(shí)間： 2015-10-13
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用VHDL語(yǔ)言實(shí)現(xiàn)數(shù)顯時(shí)鐘，devid200.vhd為分頻模塊，scan.vhd為L(zhǎng)ED掃描模塊，timecount.vhd為計(jì)數(shù)模塊
標(biāo)簽： VHDL 語(yǔ)言 數(shù)顯 時(shí)鐘
上傳時(shí)間： 2013-12-25
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