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核密度估計(jì)

  • 基于FPGA的DDS IP核設計方案

    以Altera公司的Quartus Ⅱ 7.2作為開發工具,研究了基于FPGA的DDS IP核設計,并給出基于Signal Tap II嵌入式邏輯分析儀的仿真測試結果。將設計的DDS IP核封裝成為SOPC Builder自定義的組件,結合32位嵌入式CPU軟核Nios II,構成可編程片上系統(SOPC),利用極少的硬件資源實現了可重構信號源。該系統基本功能都在FPGA芯片內完成,利用 SOPC技術,在一片 FPGA 芯片上實現了整個信號源的硬件開發平臺,達到既簡化電路設計、又提高系統穩定性和可靠性的目的。

    標簽: FPGA DDS IP核 設計方案

    上傳時間: 2013-12-22

    上傳用戶:forzalife

  • pcb layout design(臺灣硬件工程師15年經驗

    PCB LAYOUT 術語解釋(TERMS)1. COMPONENT SIDE(零件面、正面)︰大多數零件放置之面。2. SOLDER SIDE(焊錫面、反面)。3. SOLDER MASK(止焊膜面)︰通常指Solder Mask Open 之意。4. TOP PAD︰在零件面上所設計之零件腳PAD,不管是否鑽孔、電鍍。5. BOTTOM PAD:在銲錫面上所設計之零件腳PAD,不管是否鑽孔、電鍍。6. POSITIVE LAYER:單、雙層板之各層線路;多層板之上、下兩層線路及內層走線皆屬之。7. NEGATIVE LAYER:通常指多層板之電源層。8. INNER PAD:多層板之POSITIVE LAYER 內層PAD。9. ANTI-PAD:多層板之NEGATIVE LAYER 上所使用之絕緣範圍,不與零件腳相接。10. THERMAL PAD:多層板內NEGATIVE LAYER 上必須零件腳時所使用之PAD,一般稱為散熱孔或導通孔。11. PAD (銲墊):除了SMD PAD 外,其他PAD 之TOP PAD、BOTTOM PAD 及INNER PAD 之形狀大小皆應相同。12. Moat : 不同信號的 Power& GND plane 之間的分隔線13. Grid : 佈線時的走線格點2. Test Point : ATE 測試點供工廠ICT 測試治具使用ICT 測試點 LAYOUT 注意事項:PCB 的每條TRACE 都要有一個作為測試用之TEST PAD(測試點),其原則如下:1. 一般測試點大小均為30-35mil,元件分布較密時,測試點最小可至30mil.測試點與元件PAD 的距離最小為40mil。2. 測試點與測試點間的間距最小為50-75mil,一般使用75mil。密度高時可使用50mil,3. 測試點必須均勻分佈於PCB 上,避免測試時造成板面受力不均。4. 多層板必須透過貫穿孔(VIA)將測試點留於錫爐著錫面上(Solder Side)。5. 測試點必需放至於Bottom Layer6. 輸出test point report(.asc 檔案powerpcb v3.5)供廠商分析可測率7. 測試點設置處:Setup􀃆pads􀃆stacks

    標簽: layout design pcb 硬件工程師

    上傳時間: 2013-11-17

    上傳用戶:cjf0304

  • J-LIN仿真器操作步驟

    J-LIN仿真器操作步驟,J-LIN仿真器操作步驟。

    標簽: J-LIN 仿真器 操作

    上傳時間: 2013-10-31

    上傳用戶:1966640071

  • 洗煤密度控制電氣系統圖

    在用的洗煤密度控制電氣系統圖

    標簽: 密度 控制 電氣系統

    上傳時間: 2013-11-04

    上傳用戶:Aidane

  • DES在線式密度計

    DES系列在線式密度(濃度)傳感器根據阿基米德原理:P=ρgh,一定高度液柱的靜壓力與該液體的密度成正比,因此可根據壓力測量儀表測出的靜壓數值來衡量液體的密度。檢測端利用膜盒壓力測量元件,直接測量液柱的靜壓值,再通過程序處理,將靜壓值轉換成介質的密度值。 DES 系列在線式密度(濃度)傳感器采用先進檢測技術,其主要部件包括:一對高精度差壓傳感器及其直接接觸液體的一對感壓膜片,兩個膜片之間有一個溫度傳感器以補償被測液體的溫度變化,再通過專用軟件計算介質的密度。

    標簽: DES 密度

    上傳時間: 2013-12-17

    上傳用戶:wkxiian

  • 如何仿真IP核(建立modelsim仿真庫完整解析)

      IP核生成文件:(Xilinx/Altera 同)   IP核生成器生成 ip 后有兩個文件對我們比較有用,假設生成了一個 asyn_fifo 的核,則asyn_fifo.veo 給出了例化該核方式(或者在 Edit-》Language Template-》COREGEN 中找到verilog/VHDL 的例化方式)。asyn_fifo.v 是該核的行為模型,主要調用了 xilinx 行為模型庫的模塊,仿真時該文件也要加入工程。(在 ISE中點中該核,在對應的 processes 窗口中運行“ View Verilog Functional Model ”即可查看該 .v 文件)。如下圖所示。

    標簽: modelsim 仿真 IP核 仿真庫

    上傳時間: 2013-11-02

    上傳用戶:誰偷了我的麥兜

  • 8051核的vhdl原代碼。

    8051核的vhdl原代碼。

    標簽: 8051 vhdl 代碼

    上傳時間: 2015-01-08

    上傳用戶:kikye

  • kalman估值器,為了簡潔未使用矩陣計算,應用了kalman濾波,c語言實現

    kalman估值器,為了簡潔未使用矩陣計算,應用了kalman濾波,c語言實現

    標簽: kalman 矩陣計算 濾波 語言

    上傳時間: 2014-01-21

    上傳用戶:skhlm

  • 本人自已寫的一個24點的計算器 希望大家多多的幫我改正。 有什麼更好的算法

    本人自已寫的一個24點的計算器 希望大家多多的幫我改正。 有什麼更好的算法,還請指點!

    標簽: 算法

    上傳時間: 2014-01-25

    上傳用戶:z754970244

  • 基于arm核的RTOS

    基于arm核的RTOS

    標簽: RTOS arm

    上傳時間: 2013-12-21

    上傳用戶:himbly

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