4位二進制加法器，vhdl實現,外帶譯碼器部分，清晰簡潔，可讀性好
標簽： 二進制 加法器
上傳時間： 2017-07-03
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介紹關于FPGA的浮點加法器運算單元設計
標簽： FPGA 浮點 加法器 單元設計
上傳時間： 2014-01-24
上傳用戶：kbnswdifs
2位并行加法器初學者必看初步了解FPGA
標簽： FPGA 并行 加法器 初學者
上傳時間： 2013-11-25
上傳用戶：天誠24
加法器 可做4BIT的運算 用直接語言撰寫
標簽： 4BIT 加法器
上傳時間： 2014-01-22
上傳用戶：電子世界
運用VHDL語言實現四位超前進位加法器。
標簽： VHDL 語言 加法器 進位
上傳時間： 2017-07-18
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8位加法器設計是經過我認真仿真與設計出來的 希望對有需要的人有幫助
標簽： 8位 加法器 仿真
上傳時間： 2017-07-22
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加法器測試平臺，具有鍵盤輸入，屏幕顯示功能
標簽： 加法器 測試平臺
上傳時間： 2017-08-13
上傳用戶：遠遠ssad
一種基于加法器樹方法的8為乘法器的VHDL源碼，該方法雖然相對占有資源多，但仿真快
標簽： VHDL 加法器 乘法器 樹
上傳時間： 2013-12-22
上傳用戶：liansi
通過兩個4位加法器級聯實驗以個八位加法器。
標簽： 加法器 級聯 實驗
上傳時間： 2013-12-19
上傳用戶：英雄
本程序是在一位全加器的基礎上設計一個16位的加法器,用Verilog HDL語言描述.
標簽： Verilog HDL 程序 全加器
上傳時間： 2013-12-03
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