這是GPS接收機，基帶處理模塊中累加模塊設計代碼，用于碼跟蹤環。代碼設計巧妙，避免了消耗FPGA中比較稀缺的硬件乘法器資源。
標簽： GPS 接收機
上傳時間： 2013-12-24
上傳用戶：xinzhch
數字系統設計這是有關的相關源代碼，有簡易CPU 除法器、計數器等 ...[fpdiv_vhdl.rar] - 四位除法器的vhdl源程序 [vhdl范例.rar] - 最高優先級編碼器8位相等比較器 三人表決器（三種不同的描述方式） 加法器描述 8位總線收發器：74245 （注2） 地址譯碼（for m68008） 多路選擇器（使 BR> ...
標簽： 數字系統設計 源代碼
上傳時間： 2014-01-07
上傳用戶：924484786
用verlog語言編的一些基礎實驗,適合于FPGA/CPLD的初學者。內容包括8位優先編碼器，乘法器，除法器，多路選擇器，二進制轉BCD碼，加法器，減法器等等。
標簽： verlog FPGA CPLD 8位
上傳時間： 2013-12-29
上傳用戶：siguazgb
10個VHDL程序實例，包括加法器，全加器、函數發生器，選擇器等。
標簽： VHDL 程序實例
上傳時間： 2014-01-04
上傳用戶：417313137
用quartusII編寫的，基于vhdl語言的按鍵加法器，從0到11，也可通過撥碼開關控制，從11到0，加入了鍵盤防手抖。
標簽： quartusII 編寫
上傳用戶：LouieWu
CPU設計，加法器，乘法器，除法器等，有原理講解等。挺不錯的資料
標簽： CPU
上傳時間： 2014-01-21
上傳用戶：shus521
基于ALTERA 公司cyclone系列FPGA的程序，verilog 實現加法器
標簽： cyclone ALTERA FPGA 程序
上傳時間： 2013-12-15
上傳用戶：yoleeson
用quartusII編寫的，基于vhdl語言的按鍵加法器，從0到11，也可通過撥碼開關控制，從11到0，加入了鍵盤防手抖。-
上傳時間： 2013-12-23
上傳用戶：youmo81
上傳時間： 2016-01-03
上傳用戶：gundan
介紹了carry_chain_adder，carry_skip_adder,ipple_carry_adder三種常用的加法器，采用verilogHDL語言，利用modelsim軟件仿真驗證，壓縮包中包含有流程圖
標簽： carry_chain_adder
上傳時間： 2014-01-20
上傳用戶：sunjet
蟲蟲下載站版權所有 京ICP備2021023401號-1
