數(shù)據(jù)采集系統(tǒng)是信號與信息處理系統(tǒng)中不可缺少的重要組成部分，同時也是軟件無線電系統(tǒng)中的核心模塊，在現(xiàn)代雷達(dá)系統(tǒng)以及無線基站系統(tǒng)中的應(yīng)用越來越廣泛。為了能夠滿足目前對軟件無線電接收機自適應(yīng)性及靈活性的要求，并充分體現(xiàn)在高性能FPGA平臺上設(shè)計SOC系統(tǒng)的思路，本文提出了由高速高精度A/D轉(zhuǎn)換芯片、高性能FPGA、PCI總線接口、DB25并行接口組成的高速數(shù)據(jù)采集系統(tǒng)設(shè)計方案及實現(xiàn)方法。其中FPGA作為本系統(tǒng)的控制核心和傳輸橋梁，發(fā)揮了極其重要的作用。通過FPGA不僅完成了系統(tǒng)中全部數(shù)字電路部分的設(shè)計，并且使系統(tǒng)具有了較高的可適應(yīng)性、可擴展性和可調(diào)試性。 在時序數(shù)字邏輯設(shè)計上，充分利用FPGA中豐富的時序資源，如鎖相環(huán)PLL、觸發(fā)器，緩沖器FIFO、計數(shù)器等，能夠方便的完成對系統(tǒng)輸入輸出時鐘的精確控制以及根據(jù)系統(tǒng)需要對各處時序延時進(jìn)行修正。 在存儲器設(shè)計上，采用FPGA片內(nèi)存儲器。可根據(jù)系統(tǒng)需要隨時進(jìn)行設(shè)置，并且能夠方便的完成數(shù)據(jù)格式的合并、拆分以及數(shù)據(jù)傳輸率的調(diào)整。 在傳輸接口設(shè)計上，采用并行接口和PCI總線接口的兩種數(shù)據(jù)傳輸模式。通過FPGA中的宏功能模塊和IP資源實現(xiàn)了對這兩種接口的邏輯控制，可使系統(tǒng)方便的在兩種傳輸模式下進(jìn)行切換。 在系統(tǒng)工作過程控制上，通過VB程序編寫了應(yīng)用于PC端的上層控制軟件。并通過并行接口實現(xiàn)了PC和FPGA之間的交互，從而能夠方便的在PC機上完成對系統(tǒng)工作過程的控制和工作模式的選擇。 在系統(tǒng)調(diào)試方面，充分利用QuartuslI軟件中自帶的嵌入式邏輯分析儀SignalTaplI，實時準(zhǔn)確的驗證了在系統(tǒng)整個傳輸過程中數(shù)據(jù)的正確性和時序性，并極大的降低了用常規(guī)儀器觀測FPGA中眾多待測引腳的難度。 本文第四章針對FPGA中各功能模塊的邏輯設(shè)計進(jìn)行了詳細(xì)分析，并對每個模塊都給出了精確的仿真結(jié)果。同時，文中還在其它章節(jié)詳細(xì)介紹了系統(tǒng)的硬件電路設(shè)計、并行接口設(shè)計、PCI接口設(shè)計、PC端控制軟件設(shè)計以及用于調(diào)試過程中的SignalTapⅡ嵌入式邏輯分析儀的使用方法，并且也對系統(tǒng)的仿真結(jié)果和測試結(jié)果給出了分析及討論。最后還附上了系統(tǒng)的PCB版圖、FPGA邏輯設(shè)計圖、實物圖及注釋詳細(xì)的相關(guān)源程序清單。
標(biāo)簽： FPGA 控制 高速數(shù)據(jù) 采集系統(tǒng)
上傳時間： 2013-06-09
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數(shù)據(jù)采集處理技術(shù)是現(xiàn)代信號處理的基礎(chǔ)，廣泛應(yīng)用于雷達(dá)、聲納、軟件無線電、瞬態(tài)信號測試等領(lǐng)域。隨著信息科學(xué)的飛速發(fā)展，人們面臨的信號處理任務(wù)越來越繁重，對數(shù)據(jù)采集處理系統(tǒng)的要求也越來越高。近年來FPGA由于其設(shè)計靈活性、更強的適應(yīng)性及可重構(gòu)性，結(jié)合SDRAM的高速、大容量、價格優(yōu)勢，在設(shè)計高速實時數(shù)據(jù)采集系統(tǒng)時受到了廣泛的關(guān)注。 本課題重點研究了基于FPGA與DDR2-SDRAM的高速實時數(shù)據(jù)采集系統(tǒng)的設(shè)計與實現(xiàn)技術(shù)，為需要大容量存儲器的系統(tǒng)設(shè)計提供了新的思路。在深入研究了DDR2-SDRAM器件的基本構(gòu)造與工作原理的基礎(chǔ)上，結(jié)合成熟的商業(yè)化IP核，提出了基于FPGA與DDR2-SDRAM的高速實時數(shù)據(jù)采集系統(tǒng)的設(shè)計方案，并從總體設(shè)計構(gòu)想到各邏輯細(xì)節(jié)實現(xiàn)都進(jìn)行了詳細(xì)描述。根據(jù)DDR2-SDRAM的特點，選擇合適的內(nèi)存調(diào)度方案，采用Verilog HDL語言設(shè)計實現(xiàn)了該高速實時數(shù)據(jù)采集系統(tǒng)，并對系統(tǒng)功能進(jìn)行驗證與分析，結(jié)果表明本設(shè)計完全能夠滿足系統(tǒng)的性能指標(biāo)。
標(biāo)簽： 高速實時數(shù) 采集系統(tǒng)
上傳時間： 2013-06-24
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數(shù)據(jù)采集系統(tǒng)是將傳感器輸出的模擬信號進(jìn)行采集，轉(zhuǎn)換成數(shù)字信號，然后送入計算機進(jìn)行處理，并按需要的形式輸出處理結(jié)果的系統(tǒng)。隨著計算機技術(shù)和電子信息技術(shù)的高速發(fā)展，數(shù)據(jù)采集結(jié)合先進(jìn)的電子技術(shù)，已經(jīng)能利用軟件來處理大量測量數(shù)據(jù)。近年來，對于數(shù)據(jù)采集系統(tǒng)的要求與日俱增，數(shù)據(jù)采集系統(tǒng)有著非常良好的應(yīng)用前景。如今的數(shù)據(jù)采集技術(shù)已滲透到分析儀器、醫(yī)療器械、雷達(dá)、通訊、等技術(shù)領(lǐng)域。 本論文在研究了USB總線技術(shù)的基礎(chǔ)上，詳細(xì)介紹了一個基于USB和FPFA技術(shù)的數(shù)據(jù)采集系統(tǒng)，包括硬件設(shè)計、固件設(shè)計、設(shè)備驅(qū)動程序設(shè)計和主機應(yīng)用程序設(shè)計。在硬件設(shè)計部分，本文先介紹了數(shù)據(jù)采集芯片、FPGA以及USB2.0接口芯片F(xiàn)X2 CY7C68013的性能和特點，然后給出了具體的硬件設(shè)計方案；在固件設(shè)計部分，本文先介紹了FX2的固件架構(gòu)，隨后詳細(xì)地介紹了CY7C68013GPIF接口模式的固件設(shè)計；在驅(qū)動程序開發(fā)部分，先引入了WDM驅(qū)動程序開發(fā)模型，然后介紹了本數(shù)據(jù)采集系統(tǒng)的USB設(shè)備驅(qū)動程序的設(shè)計；最后結(jié)合驅(qū)動程序完成了基于虛擬儀器LabVIEW的主機應(yīng)用程序。
標(biāo)簽： 性能 數(shù)據(jù)采集 系統(tǒng)設(shè)計
上傳時間： 2013-07-16
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多功能車輛總線一類設(shè)備是一個在列車通信網(wǎng)(TCN，TrainCommunication Network)中普遍使用的網(wǎng)絡(luò)接口單元。目前我國的新式列車大多采用列車通信網(wǎng)傳輸列車中大量的控制和服務(wù)信息。但使用的列車通信網(wǎng)產(chǎn)品主要為國外進(jìn)口，因此迫切需要研制具有自主知識產(chǎn)權(quán)的列車通信網(wǎng)產(chǎn)品。 論文以一類設(shè)備控制器的設(shè)計為核心，采取自頂向下的模塊設(shè)計方法。將設(shè)備控制器分為同步層和數(shù)據(jù)處理層來分別實現(xiàn)對幀的發(fā)送與接收處理和對幀數(shù)據(jù)的提取與存儲處理。 同步層包含幀的識別模塊、曼徹斯特譯碼模塊、曼徹斯特編碼與幀封裝三個模塊。幀識別模塊檢測幀的起始位并對幀類型進(jìn)行判斷。譯碼模塊根據(jù)采集的樣本值來判斷曼徹斯特編碼的值，采樣的難點在于非理想信號帶來的采樣誤差，論文使用結(jié)合位同步的多點采樣法來提高采樣質(zhì)量。幀分界符中的非數(shù)據(jù)符不需要進(jìn)行曼徹斯特編碼，編碼時在非數(shù)據(jù)符位關(guān)閉編碼電路使非數(shù)據(jù)符保持原來的編碼輸出。 數(shù)據(jù)處理層以主控單元(MCU，Main Control Unit)和通信存儲器為設(shè)計核心。MCU是控制器的核心，對接收的主幀進(jìn)行分析，判斷是從通信存儲器相應(yīng)端口取出應(yīng)答從幀并發(fā)送，還是準(zhǔn)備接收從幀并存入通信存儲器。通信存儲器存儲設(shè)備的通信數(shù)據(jù)，合適的地址分配能簡化MCU的控制程序，論文固定了通信存儲器端口大小使MCU可以根據(jù)一個固定的公式進(jìn)行端口的遍歷從而簡化了MCU程序的復(fù)雜度。數(shù)據(jù)在傳輸中由于受到干擾和沖突等問題而出現(xiàn)錯誤，論文采用循環(huán)冗余檢驗碼結(jié)合偶檢驗擴展來對傳輸數(shù)據(jù)進(jìn)行差錯控制。 最后，使用FPGA和硬件描述語言Verilog HDL開發(fā)出了MVB一類設(shè)備。目前該一類設(shè)備已運用在SS4G電力機車的制動控制單元(BCU．Brake Control Unit)中并在鐵道科學(xué)研究院通過了TCN通信測試。一類設(shè)備的成功研制為列車通信網(wǎng)中總線管理器等高類設(shè)備的開發(fā)奠定了堅實的基礎(chǔ)。
上傳時間： 2013-07-27
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FPGA 技術(shù)是圖像處理領(lǐng)域的一個重要的研究課題，近年來倍受人們的關(guān)注。本文研究了視頻信號的采集、顯示以及通過網(wǎng)絡(luò)進(jìn)行傳輸?shù)姆椒ā２⑻岢隽艘惶谆贔PGA 的實現(xiàn)方案。 系統(tǒng)可以分為采集控制模塊、顯示控制模塊和網(wǎng)絡(luò)傳輸控制模塊3 部分。視頻信號的采集用到了視頻處理芯片SAA7113，通過FPGA 對其初始化，可以得到經(jīng)過A/D 轉(zhuǎn)換的YUV 格式視頻信號，利用采集控制模塊可以將這些視頻信號保存到SRAM 中去。顯示控制模塊讀出SRAM 中的視頻信號，進(jìn)行YUV 格式到RGB 格式的轉(zhuǎn)換以及幀頻變換等操作，再利用VGA 顯示芯片THS8134 就可以將采集到的視頻信號在LCD 上顯示出來。基于IEEE802.3 協(xié)議的網(wǎng)絡(luò)傳輸控制模塊將YUV 格式的視頻信號進(jìn)行添加報頭、CRC 校驗碼等操作后，將其變成一個MAC 幀，可以在以太網(wǎng)絡(luò)中傳輸。 設(shè)計選用硬件描述語言Verilog HDL，在開發(fā)工具QuartusII 中完成軟核的綜合、布局布線、匯編，并最終在QuartusII 和Active-HDL 中進(jìn)行時序仿真驗證。 對設(shè)計的驗證采取的是由里及外的方式，先對系統(tǒng)主模塊的功能進(jìn)行驗證，再模擬外部器件對設(shè)計的接口進(jìn)行驗證。驗證流程是功能仿真、時序仿真、板級調(diào)試，最終通過了系統(tǒng)測試，驗證了該設(shè)計的功能。
標(biāo)簽： FPGA 視頻采集 傳輸 實現(xiàn)技術(shù)
上傳時間： 2013-07-21
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在過去的十幾年間，F(xiàn)PGA取得了驚人的發(fā)展：集成度已達(dá)到1000萬等效門、速度可達(dá)到400～500MHz。隨著FPGA的集成度不斷增大，在高密度FPGA中，芯片上時鐘的分布質(zhì)量就變得越來越重要。時鐘延時和時鐘相位偏移已成為影響系統(tǒng)性能的重要因素。現(xiàn)在，解決時鐘延時問題主要使用時鐘延時補償電路。 為了消除FPGA芯片內(nèi)的時鐘延時，減小時鐘偏差，本文設(shè)計了內(nèi)置于FPGA芯片中的延遲鎖相環(huán)，采用一種全數(shù)字的電路結(jié)構(gòu)，將傳統(tǒng)DLL中的用模擬方式實現(xiàn)的環(huán)路濾波器和壓控延遲鏈改進(jìn)為數(shù)字方式實現(xiàn)的時鐘延遲測量電路，和延時補償調(diào)整電路，配合特定的控制邏輯電路，完成時鐘延時補償。在輸入時鐘頻率不變的情況下，只需一次調(diào)節(jié)過程即可完成輸入輸出時鐘的同步，鎖定時間較短，噪聲不會積累，抗干擾性好。 在Smic0.18um工藝下，設(shè)計出的時鐘延時補償電路工作頻率范圍從25MHz到300MHz，最大抖動時間為35ps，鎖定時間為13個輸入時鐘周期。另外，完成了時鐘相移電路的設(shè)計，實現(xiàn)可編程相移，為用戶提供與輸入時鐘同頻的相位差為90度，180度，270度的相移時鐘；時鐘占空比調(diào)節(jié)電路的設(shè)計，實現(xiàn)可編程占空比，可以提供占空比為50/50的時鐘信號；時鐘分頻電路的設(shè)計，實現(xiàn)頻率分頻，提供1.5，2，2.5，3，4，5，8，16分頻時鐘。
標(biāo)簽： FPGA 應(yīng)用于 全數(shù)字 鎖相環(huán)
上傳時間： 2013-07-06
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語音識別的智能門控系統(tǒng)設(shè)計語音識別的智能門控系統(tǒng)設(shè)計
標(biāo)簽： 語音識別 智能門 系統(tǒng)設(shè)計
上傳時間： 2013-04-24
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本文研究的視頻處理系統(tǒng)是上海市科委技術(shù)攻關(guān)基金項目“計算機視覺及其芯片化實現(xiàn)”的一部分，主要完成計算機視覺系統(tǒng)的一些基本工作，即視頻圖像的采集、預(yù)處理和顯示等。 視頻圖像采集和預(yù)處理系統(tǒng)以Xilinx公司Virtex-ⅡPro系列的FPGA為核心控制器件，結(jié)合視頻模數(shù)轉(zhuǎn)換芯片和VGA顯示器，完成視頻圖像的實時采集、預(yù)處理和顯示。采集和顯示部分作為同外界交流信息的渠道，是構(gòu)成計算機視覺系統(tǒng)必不可少的一部分；圖像預(yù)處理則是計算機視覺系統(tǒng)進(jìn)行高層處理的基礎(chǔ)，優(yōu)秀的預(yù)處理算法能有效改善圖像質(zhì)量，提高系統(tǒng)分析判斷的準(zhǔn)確性。 本文在介紹基于FPGA的視頻采集、預(yù)處理系統(tǒng)整體架構(gòu)的基礎(chǔ)上，圍繞以下四個方面展開了工作： 1.研究并給出了兩種基于FPGA的設(shè)計方案用于實現(xiàn)YCrCb色度空間到RGB色度空間的轉(zhuǎn)換； 2.針對采集的視頻圖像，根據(jù)VGA顯示的要求，給出了一種實現(xiàn)圖像去隔行的方案； 3.分析了一系列圖像濾波的預(yù)處理算法，如均值濾波、中值濾波和自適應(yīng)濾波等，在比較和總結(jié)各算法特點的基礎(chǔ)上，提出了一種新的適用于處理混合噪聲的濾波算法：混合自適應(yīng)濾波法； 4.根據(jù)算法特點設(shè)計了多種采用FPGA實現(xiàn)的圖像濾波算法，并對硬件算法進(jìn)行RTL級的功能仿真和驗證，還給出了各種濾波算法的實驗結(jié)果，在此基礎(chǔ)上對各種算法的效果進(jìn)行直觀的比較。 文中，預(yù)處理算法的實現(xiàn)充分利用了FPGA的片內(nèi)資源，體現(xiàn)了FPGA在圖像處理方面的特點及優(yōu)勢。同時，視頻采集和顯示的控制模塊也由同一FPGA芯片實現(xiàn)，從而簡化了系統(tǒng)整體結(jié)構(gòu)。視頻采集和預(yù)處理系統(tǒng)在FPGA上的成功實現(xiàn)為“計算機視覺及其芯片化實現(xiàn)”奠定了必要的基礎(chǔ)、提供了一定理論依據(jù)。
上傳時間： 2013-04-24
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H.264視頻編解碼標(biāo)準(zhǔn)以其高壓縮比、高圖像質(zhì)量、良好的網(wǎng)絡(luò)適應(yīng)性等優(yōu)點在數(shù)字電視廣播、網(wǎng)絡(luò)視頻流媒體傳輸、視頻實時通信等許多方面得到了廣泛應(yīng)用。提高H.264幀內(nèi)預(yù)測的速度，對于實時性要求較高的場合具有重大的意義。為此，論文在總結(jié)國內(nèi)外相關(guān)研究的基礎(chǔ)上，針對H.264幀內(nèi)預(yù)測的軟件實現(xiàn)具有運算量大、實時性差等缺點，提出了一種基于FPGA的高并行、多流水線結(jié)構(gòu)的幀內(nèi)預(yù)測算法的硬件實現(xiàn)。 論文在詳細(xì)闡述H.264幀內(nèi)預(yù)測編碼技術(shù)的基礎(chǔ)上，分析了17種預(yù)測模式算法，通過Matlab仿真建模，直觀地給出了預(yù)測模式的預(yù)測效果，并在JM12.2官方驗證平臺上測試比較各種預(yù)測模式對編碼性能的影響，以此為根據(jù)對幀內(nèi)預(yù)測模式進(jìn)行裁剪。接著論文提出了基于FPGA的幀內(nèi)預(yù)測系統(tǒng)的設(shè)計方案，將前段采集劍的RGB圖像通過色度轉(zhuǎn)換模塊轉(zhuǎn)換成YCbCr圖像，存入片外SDRAM中，控制模塊負(fù)責(zé)讀寫數(shù)掘送入幀內(nèi)預(yù)測模塊進(jìn)行處理。幀內(nèi)預(yù)測模塊中，采用一種并行結(jié)構(gòu)的可配置處理單元，即先求和再移位最后限幅的電路結(jié)構(gòu)，來計算各預(yù)測模式下的預(yù)測值，極大地減小了預(yù)測電路的復(fù)雜度。針對預(yù)測模式選擇算法，論文采用多模式并行運算的方法，即多個結(jié)構(gòu)相同的殘差計算模塊，同時計算各種預(yù)測模式對應(yīng)的SATD值，充分發(fā)揮FPGA高速并行處理的能力。其中Hadamard變換使用行列分離的變換方法，采用蝶形快速變換、流水線設(shè)計提高硬件的工作效率。最后，論文設(shè)計了LCD顯示模塊直觀地顯示所得到的最佳預(yù)測模式。 整個幀內(nèi)預(yù)測系統(tǒng)被劃分成多個功能模塊，采用層次化、模塊化的設(shè)計思想，并采用流水線結(jié)構(gòu)和乒乓操作來提高系統(tǒng)的并行性、運行速度和總線利用率。所有模塊用Verilog語言設(shè)計，由Modelsim仿真和集成開發(fā)環(huán)境ISE9.1綜合。仿真與綜合結(jié)果表明，系統(tǒng)時鐘頻率最高達(dá)到106.7MHz。該設(shè)計在完成功能的基礎(chǔ)上，能夠較好地滿足實時性要求。論文對于研究基于FPGA的H.264視頻壓縮編碼系統(tǒng)進(jìn)行了有益的探索，具有一定的實用價值。
標(biāo)簽： H264 視頻編碼器 幀內(nèi)預(yù)測 系統(tǒng)設(shè)計
上傳時間： 2013-07-21
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《Labview8.2.1與DAQ數(shù)據(jù)采集》一書原碼
標(biāo)簽： labview DAQ 數(shù)據(jù)采集
上傳時間： 2013-04-24
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