基于選擇進位32位加法器的硬件電路實現(xiàn)

為了縮短加法電路運行時間，提高FPGA運行效率，利用選擇進位算法和差額分組算法用硬件電路實現(xiàn)32位加法器，差額分組中的加法單元是利用一種改進的超前進位算法實現(xiàn)，選擇進位算法可使不同的分組單元并行運算，...

?? 2013-12-19

超前進位加法器的設(shè)計

超前進位加法器的設(shè)計...

?? 2013-10-19

VHDL實現(xiàn)的超前進位加法器

VHDL實現(xiàn)的超前進位加法器...

?? 2015-03-04

超長整數(shù)運算相關(guān)——《進位制的高階擴展》

超長整數(shù)運算相關(guān)——《進位制的高階擴展》...

?? 2013-12-24

11,13,16位超前進位加法器的Verilog HDL源代碼。

11,13,16位超前進位加法器的Verilog HDL源代碼。...

?? 2013-12-28

這個是帶輸入的加法器vhdl代碼,是帶有輸入端和進位的.

這個是帶輸入的加法器vhdl代碼,是帶有輸入端和進位的....

?? 2013-11-30

這個是帶先行進位的加法器的vhdl代碼,比較復(fù)雜,僅僅供大家參考.

這個是帶先行進位的加法器的vhdl代碼,比較復(fù)雜,僅僅供大家參考....

?? 2014-01-03

Ripple Adder: 16-bit 全加,半加及ripple adder的設(shè)計及VHDL程序 Carry Look ahead Adder:4, 16, 32 bits 前置進位加法器的設(shè)計方

Ripple Adder: 16-bit 全加,半加及ripple adder的設(shè)計及VHDL程序 Carry Look ahead Adder:4, 16, 32 bits 前置進位加法器的設(shè)計方...

?? 2015-05-13

超前進位加法器的例子,包括源碼和測試文件,壓縮包,無密碼.

超前進位加法器的例子,包括源碼和測試文件,壓縮包,無密碼....

?? 2015-06-12

本文件提供了用verilog HDL語言實現(xiàn)的8位超前進位加法器,充分說明了超前進位加法器和普通加法器之間的區(qū)別.

本文件提供了用verilog HDL語言實現(xiàn)的8位超前進位加法器,充分說明了超前進位加法器和普通加法器之間的區(qū)別....

?? 2013-12-17