相 關(guān) 資 源

• 超前進(jìn)位加法器的例子,包括源碼和測(cè)試文件,壓縮包,無(wú)密碼.免費(fèi)下載

  資源簡(jiǎn)介：超前進(jìn)位加法器的例子,包括源碼和測(cè)試文件,壓縮包,無(wú)密碼.

  標(biāo)簽： 進(jìn)位 加法器 源碼 測(cè)試

  上傳時(shí)間： 2015-06-12

  上傳用戶：希醬大魔王

• 超前進(jìn)位加法器的設(shè)計(jì)免費(fèi)下載

  資源簡(jiǎn)介：超前進(jìn)位加法器的設(shè)計(jì)

  標(biāo)簽： 進(jìn)位 加法器

  上傳時(shí)間： 2013-10-19

  上傳用戶：shen_dafa

• 11,13,16位超前進(jìn)位加法器的Verilog HDL源代碼。免費(fèi)下載

  資源簡(jiǎn)介：11,13,16位超前進(jìn)位加法器的Verilog HDL源代碼。

  標(biāo)簽： Verilog HDL 11 13

  上傳時(shí)間： 2013-12-28

  上傳用戶：ouyangtongze

• 一個(gè)超前進(jìn)位加法器的Verilog實(shí)現(xiàn)免費(fèi)下載

  資源簡(jiǎn)介：一個(gè)超前進(jìn)位加法器的Verilog實(shí)現(xiàn)，內(nèi)含測(cè)試文件，可以綜合，非常有參考價(jià)值

  標(biāo)簽： Verilog 進(jìn)位 加法器

  上傳時(shí)間： 2014-01-04

  上傳用戶：stella2015

• 用Verilog語(yǔ)言實(shí)現(xiàn)了一個(gè)8bit的超前進(jìn)位加法器免費(fèi)下載

  資源簡(jiǎn)介：用Verilog語(yǔ)言實(shí)現(xiàn)了一個(gè)8bit的超前進(jìn)位加法器，其中包括測(cè)試文件。

  標(biāo)簽： Verilog 8bit 語(yǔ)言 加法器

  上傳時(shí)間： 2013-12-19

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• VHDL實(shí)現(xiàn)的超前進(jìn)位加法器免費(fèi)下載

  資源簡(jiǎn)介：VHDL實(shí)現(xiàn)的超前進(jìn)位加法器

  標(biāo)簽： VHDL 進(jìn)位 加法器

  上傳時(shí)間： 2015-03-04

  上傳用戶：leehom61

• 本文件提供了用verilog HDL語(yǔ)言實(shí)現(xiàn)的8位超前進(jìn)位加法器,充分說明了超前進(jìn)位加法器和普通加法器之間的區(qū)別.免費(fèi)下載

  資源簡(jiǎn)介：本文件提供了用verilog HDL語(yǔ)言實(shí)現(xiàn)的8位超前進(jìn)位加法器,充分說明了超前進(jìn)位加法器和普通加法器之間的區(qū)別.

  標(biāo)簽： verilog 加法器 HDL 進(jìn)位

  上傳時(shí)間： 2013-12-17

  上傳用戶：ynwbosss

• 8位超前進(jìn)位加法器 就是使各位的進(jìn)位直接由加數(shù)和被加數(shù)來決定免費(fèi)下載

  資源簡(jiǎn)介：8位超前進(jìn)位加法器 就是使各位的進(jìn)位直接由加數(shù)和被加數(shù)來決定，而不需要依賴低位進(jìn)位

  標(biāo)簽： 進(jìn)位 8位 加法器

  上傳時(shí)間： 2016-04-25

  上傳用戶：王小奇

• 超前進(jìn)位加法器是通常數(shù)字設(shè)計(jì)所必備的免費(fèi)下載

  資源簡(jiǎn)介：超前進(jìn)位加法器是通常數(shù)字設(shè)計(jì)所必備的，本程序?yàn)?2位超前進(jìn)位加法器

  標(biāo)簽： 進(jìn)位 加法器 數(shù)字設(shè)計(jì)

  上傳時(shí)間： 2016-11-23

  上傳用戶：fredguo

• 基于Verilog HDL的16位超前進(jìn)位加法器 分為3個(gè)功能子模塊免費(fèi)下載

  資源簡(jiǎn)介：基于Verilog HDL的16位超前進(jìn)位加法器 分為3個(gè)功能子模塊

  標(biāo)簽： Verilog HDL 進(jìn)位 加法器

  上傳時(shí)間： 2014-01-07

  上傳用戶：yyyyyyyyyy

• Verilog寫的 8 位超前進(jìn)位加法器免費(fèi)下載

  資源簡(jiǎn)介：Verilog寫的 8 位超前進(jìn)位加法器

  標(biāo)簽： Verilog 進(jìn)位 加法器

  上傳時(shí)間： 2017-07-01

  上傳用戶：hustfanenze

• Ripple Adder: 16-bit 全加,半加及ripple adder的設(shè)計(jì)及VHDL程序 Carry Look ahead Adder:4, 16, 32 bits 前置進(jìn)位加法器的設(shè)計(jì)方免費(fèi)下載

  資源簡(jiǎn)介：Ripple Adder: 16-bit 全加,半加及ripple adder的設(shè)計(jì)及VHDL程序 Carry Look ahead Adder:4, 16, 32 bits 前置進(jìn)位加法器的設(shè)計(jì)方案及VHDL程序 Carry Select Adder:16 Bits 進(jìn)位選擇加法器的設(shè)計(jì)方案及VHDL程序

  標(biāo)簽： Adder Ripple ripple Carry

  上傳時(shí)間： 2015-05-13

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• 十六位超前進(jìn)位加法器免費(fèi)下載

  資源簡(jiǎn)介：十六位超前進(jìn)位加法器，Verilog HDL

  標(biāo)簽： 十六位 加法器 進(jìn)位

  上傳時(shí)間： 2015-09-21

  上傳用戶：wff

• 超前進(jìn)位加法器得VHDL實(shí)現(xiàn)小點(diǎn)資料代碼免費(fèi)下載

  資源簡(jiǎn)介：超前進(jìn)位加法器得VHDL實(shí)現(xiàn)小點(diǎn)資料代碼

  標(biāo)簽： VHDL 進(jìn)位 加法器 代碼

  上傳時(shí)間： 2016-02-06

  上傳用戶：gaojiao1999

• 兩個(gè)4bit超前進(jìn)位加法器實(shí)現(xiàn)8bit加法器免費(fèi)下載

  資源簡(jiǎn)介：兩個(gè)4bit超前進(jìn)位加法器實(shí)現(xiàn)8bit加法器

  標(biāo)簽： 4bit 8bit 加法器 進(jìn)位

  上傳時(shí)間： 2016-06-20

  上傳用戶：zhaiye

• 一個(gè)超前進(jìn)位加法器（及其testbench) .v文件免費(fèi)下載

  資源簡(jiǎn)介：一個(gè)超前進(jìn)位加法器（及其testbench) .v文件

  標(biāo)簽： testbench 進(jìn)位 加法器

  上傳時(shí)間： 2013-12-18

  上傳用戶：chenbhdt

• 運(yùn)用VHDL語(yǔ)言實(shí)現(xiàn)四位超前進(jìn)位加法器。免費(fèi)下載

  資源簡(jiǎn)介：運(yùn)用VHDL語(yǔ)言實(shí)現(xiàn)四位超前進(jìn)位加法器。

  標(biāo)簽： VHDL 語(yǔ)言 加法器 進(jìn)位

  上傳時(shí)間： 2017-07-18

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• 我暑假課程設(shè)計(jì)做的題目,電子頻率計(jì)的設(shè)計(jì) 包括源碼和電路圖 還有實(shí)物照片免費(fèi)下載

  資源簡(jiǎn)介：我暑假課程設(shè)計(jì)做的題目,電子頻率計(jì)的設(shè)計(jì) 包括源碼和電路圖 還有實(shí)物照片

  標(biāo)簽： 電子 源碼 實(shí)物 頻率計(jì)

  上傳時(shí)間： 2015-09-18

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• VB6+ACCESS2000 包括源碼和安裝文件免費(fèi)下載

  資源簡(jiǎn)介：VB6+ACCESS2000 包括源碼和安裝文件，

  標(biāo)簽： ACCESS 2000 VB 源碼

  上傳時(shí)間： 2015-06-21

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• cy7c68013的輸入輸出源碼 和HEX文件 實(shí)現(xiàn)對(duì)鍵盤的讀和對(duì)數(shù)碼管的寫操作免費(fèi)下載

  資源簡(jiǎn)介：cy7c68013的輸入輸出源碼 和HEX文件 實(shí)現(xiàn)對(duì)鍵盤的讀和對(duì)數(shù)碼管的寫操作

  標(biāo)簽： c68013 68013 HEX cy7

  上傳時(shí)間： 2014-01-25

  上傳用戶：refent

• 8位加法器的實(shí)現(xiàn)免費(fèi)下載

  資源簡(jiǎn)介：8位加法器的實(shí)現(xiàn)，仿真通過，并且包括仿真文件，在quartusii7.1下調(diào)試通過

  標(biāo)簽： 8位 加法器

  上傳時(shí)間： 2016-06-30

  上傳用戶：xuan‘nian

• 8位加法器的原代碼,主要內(nèi)容下載看了就知道免費(fèi)下載

  資源簡(jiǎn)介：8位加法器的原代碼,主要內(nèi)容下載看了就知道

  標(biāo)簽： 8位 加法器 代碼

  上傳時(shí)間： 2013-12-16

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• 實(shí)現(xiàn)四位加法器的VHDL代碼免費(fèi)下載

  資源簡(jiǎn)介：實(shí)現(xiàn)四位加法器的VHDL代碼，里面含有全加器的代碼

  標(biāo)簽： VHDL 加法器 代碼

  上傳時(shí)間： 2013-12-22

  上傳用戶：stvnash

• 16位加法器的流水線計(jì)算,verilog代碼免費(fèi)下載

  資源簡(jiǎn)介：16位加法器的流水線計(jì)算,verilog代碼，用于FPGA平臺(tái)。

  標(biāo)簽： verilog 加法器 代碼 流水線

  上傳時(shí)間： 2013-12-18

  上傳用戶：維子哥哥

• VHD設(shè)計(jì)實(shí)例8位加法器的設(shè)計(jì)分頻電路數(shù)字秒表的設(shè)計(jì)免費(fèi)下載

  資源簡(jiǎn)介：VHD設(shè)計(jì)實(shí)例8位加法器的設(shè)計(jì)分頻電路數(shù)字秒表的設(shè)計(jì)

  標(biāo)簽： VHD 8位 設(shè)計(jì)實(shí)例 加法器

  上傳時(shí)間： 2014-08-10

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• 8位加法器的實(shí)現(xiàn)免費(fèi)下載

  資源簡(jiǎn)介：8位加法器的實(shí)現(xiàn)，非流水線結(jié)構(gòu)，很不錯(cuò)。我測(cè)試過，效率比較高

  標(biāo)簽： 8位 加法器

  上傳時(shí)間： 2016-04-25

  上傳用戶：bcjtao

• 實(shí)現(xiàn)一位加法器的設(shè)計(jì)免費(fèi)下載

  資源簡(jiǎn)介：實(shí)現(xiàn)一位加法器的設(shè)計(jì)，假設(shè)輸入?yún)?shù)為A,B，則輸出為A,B的和

  標(biāo)簽： 加法器

  上傳時(shí)間： 2017-01-02

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• 1 8位加法器的設(shè)計(jì) 2 分頻電路 3 數(shù)字秒表的設(shè)計(jì)免費(fèi)下載

  資源簡(jiǎn)介：1 8位加法器的設(shè)計(jì) 2 分頻電路 3 數(shù)字秒表的設(shè)計(jì)

  標(biāo)簽： 8位 加法器 分頻電路 數(shù)字秒表

  上傳時(shí)間： 2014-01-02

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• 高達(dá)16位加法器的實(shí)現(xiàn)免費(fèi)下載

  資源簡(jiǎn)介：高達(dá)16位加法器的實(shí)現(xiàn)，工作環(huán)境在ISE，modesim，該例程較為詳細(xì)！

  標(biāo)簽： 高達(dá) 加法器

  上傳時(shí)間： 2014-06-19

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• 位加法器的verilog程序與4×4 乘法器的verilog描述！！！免費(fèi)下載

  資源簡(jiǎn)介：位加法器的verilog程序與4×4 乘法器的verilog描述！！！

  標(biāo)簽： verilog 加法器 乘法器 程序

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