<pre id="4cmk2"></pre> 以Altera公司的Quartus Ⅱ 7.2作為開發(fā)工具，研究了基于FPGA的DDS IP核設(shè)計，并給出基于Signal Tap II嵌入式邏輯分析儀的仿真測試結(jié)果。將設(shè)計的DDS IP核封裝成為SOPC Builder自定義的組件，結(jié)合32位嵌入式CPU軟核Nios II，構(gòu)成可編程片上系統(tǒng)（SOPC），利用極少的硬件資源實現(xiàn)了可重構(gòu)信號源。該系統(tǒng)基本功能都在FPGA芯片內(nèi)完成，利用 SOPC技術(shù)，在一片 FPGA 芯片上實現(xiàn)了整個信號源的硬件開發(fā)平臺，達(dá)到既簡化電路設(shè)計、又提高系統(tǒng)穩(wěn)定性和可靠性的目的。
標(biāo)簽： FPGA DDS IP核 設(shè)計方案
上傳時間： 2013-12-22
上傳用戶：forzalife
In the past decade, the size and complexity of manyFPGA designs exceeds the time and resourcesavailable to most design teams, making the use andreuse of Intellectual Property (IP) imperative.However, integrating numerous IP blocks acquiredfrom both internal and external sources can be adaunting challenge that often extends, rather thanshortens, design time. As today's designs integrateincreasing amounts of functionality, it is vital thatdesigners have access to proven, up-to-date IP fromreliable sources.
上傳時間： 2013-11-11
上傳用戶：csgcd001
在點(diǎn)對多點(diǎn)主從通信系統(tǒng)中,需要合適的接口形式和通信協(xié)議實現(xiàn)主站與各從站的信息交換。RS -485 接口是適合這種需求的一種標(biāo)準(zhǔn)接口形式。當(dāng)選擇主從多點(diǎn)同步通信方式時,工作過程與幀格式符合HDLC/SDLC協(xié)議。介紹了采用VHDL 語言在FPGA 上實現(xiàn)的以HDLC/ SDLC 協(xié)議控制為基礎(chǔ)的RS - 485 通信接口芯片。實驗表明,這種接口芯片操作簡單、體積小、功耗低、可靠性高,極具實用價值。
上傳時間： 2014-01-02
上傳用戶：z240529971
本文探討的重點(diǎn)是PCB設(shè)計人員利用IP，并進(jìn)一步采用拓?fù)湟?guī)劃和布線工具來支持IP，快速完成整個PCB設(shè)計。從圖1可以看出，設(shè)計工程師的職責(zé)是通過布局少量必要元件、并在這些元件之間規(guī)劃關(guān)鍵互連路徑來獲取IP。一旦獲取到了IP，就可將這些IP信息提供給PCB設(shè)計人員，由他們完成剩余的設(shè)計。 圖1：設(shè)計工程師獲取IP，PCB設(shè)計人員進(jìn)一步采用拓?fù)湟?guī)劃和布線工具支持IP，快速完成整個PCB設(shè)計?，F(xiàn)在無需再通過設(shè)計工程師和PCB設(shè)計人員之間的交互和反復(fù)過程來獲取正確的設(shè)計意圖，設(shè)計工程師已經(jīng)獲取這些信息，并且結(jié)果相當(dāng)精確，這對PCB設(shè)計人員來說幫助很大。在很多設(shè)計中，設(shè)計工程師和PCB設(shè)計人員要進(jìn)行交互式布局和布線，這會消耗雙方許多寶貴的時間。從以往的經(jīng)歷來看交互操作是必要的，但很耗時間，且效率低下。設(shè)計工程師提供的最初規(guī)劃可能只是一個手工繪圖，沒有適當(dāng)比例的元件、總線寬度或引腳輸出提示。隨著PCB設(shè)計人員參與到設(shè)計中來，雖然采用拓?fù)湟?guī)劃技術(shù)的工程師可以獲取某些元件的布局和互連，不過，這個設(shè)計可能還需要布局其它元件、獲取其它IO及總線結(jié)構(gòu)和所有互連才能完成。PCB設(shè)計人員需要采用拓?fù)湟?guī)劃，并與經(jīng)過布局的和尚未布局的元件進(jìn)行交互，這樣做可以形成最佳的布局和交互規(guī)劃，從而提高PCB設(shè)計效率。隨著關(guān)鍵區(qū)域和高密區(qū)域布局完成及拓?fù)湟?guī)劃被獲取，布局可能先于最終拓?fù)湟?guī)劃完成。因此，一些拓?fù)渎窂娇赡鼙仨毰c現(xiàn)有布局一起工作。雖然它們的優(yōu)先級較低，但仍需要進(jìn)行連接。因而一部分規(guī)劃圍繞布局后的元件產(chǎn)生了。此外，這一級規(guī)劃可能需要更多細(xì)節(jié)來為其它信號提供必要的優(yōu)先級。
標(biāo)簽： PCB 分 利用IP 拓?fù)湟?guī)劃
上傳時間： 2014-01-14
上傳用戶：lz4v4
為了滿足某測控平臺的設(shè)計要求，設(shè)計并實現(xiàn)了基于FPGA的六通道HDLC并行通信系統(tǒng)。該系統(tǒng)以FPGA為核心，包括FPGA、DSP、485轉(zhuǎn)換接口等部分。給出了系統(tǒng)的電路設(shè)計、關(guān)鍵模塊及軟件流程圖。測試結(jié)果表明，系統(tǒng)通訊速度為1 Mb/s，并且工作穩(wěn)定，目前該設(shè)計已經(jīng)成功應(yīng)用于某樣機(jī)中。
上傳時間： 2013-10-12
上傳用戶：as275944189
UG157 - LogiCORE™ IP Initiator/Target v3.1 for PCI™ 入門指南
標(biāo)簽： Initiator LogiCORE 157 UG
上傳時間： 2013-10-13
上傳用戶：heheh
本書主要介紹了基于cpld/fpga的數(shù)字通信系統(tǒng)的設(shè)計原理與建模方法。從通信系統(tǒng)的組成、eda概述及建模的概念開始（第1～2章），圍繞數(shù)字通信系統(tǒng)的vhdl設(shè)計與建模兩條主線，講述了常用基本電路的建模與vhdl編程設(shè)計（第3章），詳細(xì)地介紹了數(shù)字通信基帶信號的編譯碼、復(fù)接與分接、同步信號提取、數(shù)字通信基帶和頻帶收發(fā)信系統(tǒng)、偽隨機(jī)序列與誤碼檢測等的原理、建模與vhdl編程設(shè)計方法（第4～9章）。全書主要是基于cpld/fpga芯片和利用vhdl語言實現(xiàn)對數(shù)字通信單元及系統(tǒng)的建模與設(shè)計。 全書內(nèi)容新穎，循序漸進(jìn)，概念清晰，針對性和應(yīng)用性強(qiáng)，既可作為高等院校通信與信息專業(yè)的高年級本科生教材或研究生的參考書，也可供科研人員及工程技術(shù)人員參考。
標(biāo)簽： CPLD FPGA 數(shù)字通信 系統(tǒng)建模
上傳時間： 2014-01-03
上傳用戶：tiantian
Simulink電子通信仿真與應(yīng)用 教材
上傳時間： 2014-01-14
上傳用戶：takako_yang
plc的無線通信技術(shù)
上傳時間： 2013-10-10
上傳用戶：skfreeman
組態(tài)軟件與西門子PLC的無線PPI通信方案
標(biāo)簽： PLC PPI 組態(tài)軟件 無線
上傳時間： 2015-01-02
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