這是一個用verilog實現的除法器代碼。
標簽： verilog 除法器 代碼
上傳時間： 2013-12-28
上傳用戶：wmwai1314
用VHDL實現的除法器,非常好使,仿真通過了
標簽： VHDL 除法器 仿真
上傳時間： 2015-11-29
上傳用戶：aeiouetla
一個用VHDL語言編寫的除法器程序，對從事硬件開發的同志有幫助的。
標簽： VHDL 語言 編寫 程序
上傳時間： 2015-12-09
上傳用戶：gmh1314
用vhdl實現的除法器
標簽： vhdl 除法器
上傳時間： 2016-01-03
上傳用戶：yyq123456789
由寄存器,全加器,移位寄存器,計數器,觸發器和門電路構成補碼一位除法器,將開關設定的補碼形式出現的除數,被除數存入相應寄存器中.能用單脈沖按步演示運算全過程.
標簽： 寄存器 補碼 全加器 單脈沖
上傳時間： 2013-12-24
上傳用戶：bjgaofei
介紹了除法器的設計，采用verilogHDL語言，利用modelsim仿真驗證，壓縮包中包含了流程圖
標簽： 除法器
上傳時間： 2016-02-04
上傳用戶：chenlong
32位除法器 被除數和除數均為16位整數，16位小數 商為32位整數，16位小數 余數為16位整數，16位小數 Verilog HDL 代碼
標簽： 除法器 整數
上傳時間： 2014-02-19
上傳用戶：稀世之寶039
32位除法器的測試程序， 由隨機向量產生函數產生一組隨機數 來驗證計算書否正確
標簽： 除法器 測試程序
上傳時間： 2013-12-12
上傳用戶：youmo81
無符號類型的除法器,有VHDL語言描述了無符號的除法器,包括測試文件
標簽： VHDL 符號 除法器 測試
上傳時間： 2016-04-11
上傳用戶：qq1604324866
此代碼用于實現基2的SRT除法器設計，可以實現400MHz以上的32位定點無符號數除法器（除數、被除數和余數均由16位整數和16位小數組成，商由32位整數和16位小數構成,包括源代碼和測試文件，可以直接仿真。
標簽： SRT 代碼 除法器
上傳時間： 2013-12-10
上傳用戶：playboys0
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