這是一個(gè)用verilog實(shí)現(xiàn)的除法器代碼。
標(biāo)簽： verilog 除法器 代碼
上傳時(shí)間： 2013-12-28
上傳用戶：wmwai1314
用VHDL實(shí)現(xiàn)的除法器,非常好使,仿真通過了
標(biāo)簽： VHDL 除法器 仿真
上傳時(shí)間： 2015-11-29
上傳用戶：aeiouetla
一個(gè)用VHDL語言編寫的除法器程序，對(duì)從事硬件開發(fā)的同志有幫助的。
標(biāo)簽： VHDL 語言 編寫 程序
上傳時(shí)間： 2015-12-09
上傳用戶：gmh1314
用vhdl實(shí)現(xiàn)的除法器
標(biāo)簽： vhdl 除法器
上傳時(shí)間： 2016-01-03
上傳用戶：yyq123456789
由寄存器,全加器,移位寄存器,計(jì)數(shù)器,觸發(fā)器和門電路構(gòu)成補(bǔ)碼一位除法器,將開關(guān)設(shè)定的補(bǔ)碼形式出現(xiàn)的除數(shù),被除數(shù)存入相應(yīng)寄存器中.能用單脈沖按步演示運(yùn)算全過程.
標(biāo)簽： 寄存器 補(bǔ)碼 全加器 單脈沖
上傳時(shí)間： 2013-12-24
上傳用戶：bjgaofei
介紹了除法器的設(shè)計(jì)，采用verilogHDL語言，利用modelsim仿真驗(yàn)證，壓縮包中包含了流程圖
標(biāo)簽： 除法器
上傳時(shí)間： 2016-02-04
上傳用戶：chenlong
32位除法器 被除數(shù)和除數(shù)均為16位整數(shù)，16位小數(shù) 商為32位整數(shù)，16位小數(shù) 余數(shù)為16位整數(shù)，16位小數(shù) Verilog HDL 代碼
標(biāo)簽： 除法器 整數(shù)
上傳時(shí)間： 2014-02-19
上傳用戶：稀世之寶039
32位除法器的測(cè)試程序， 由隨機(jī)向量產(chǎn)生函數(shù)產(chǎn)生一組隨機(jī)數(shù) 來驗(yàn)證計(jì)算書否正確
標(biāo)簽： 除法器 測(cè)試程序
上傳時(shí)間： 2013-12-12
上傳用戶：youmo81
無符號(hào)類型的除法器,有VHDL語言描述了無符號(hào)的除法器,包括測(cè)試文件
標(biāo)簽： VHDL 符號(hào) 除法器 測(cè)試
上傳時(shí)間： 2016-04-11
上傳用戶：qq1604324866
此代碼用于實(shí)現(xiàn)基2的SRT除法器設(shè)計(jì)，可以實(shí)現(xiàn)400MHz以上的32位定點(diǎn)無符號(hào)數(shù)除法器（除數(shù)、被除數(shù)和余數(shù)均由16位整數(shù)和16位小數(shù)組成，商由32位整數(shù)和16位小數(shù)構(gòu)成,包括源代碼和測(cè)試文件，可以直接仿真。
標(biāo)簽： SRT 代碼 除法器
上傳時(shí)間： 2013-12-10
上傳用戶：playboys0
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