這是一個簡單的除法器（32bit/16bit),采用移位相減法
標簽： bit 32 16 除法器
上傳時間： 2013-12-31
上傳用戶：朗朗乾坤
除法器
標簽： 除法器
上傳時間： 2016-11-19
上傳用戶：lx9076
精通verilog HDL語言編程源碼之4--常用除法器設計
標簽： verilog HDL 語言編程 源碼
上傳時間： 2013-12-24
上傳用戶：hanli8870
除法器實驗 verilog CPLD EPM1270 源代碼
標簽： verilog CPLD 1270 EPM
上傳時間： 2016-11-24
上傳用戶：離殤
十六位的除法器，采用verilog hdl
標簽： 十六位 除法器
上傳時間： 2013-11-27
上傳用戶：kr770906
介紹了利用VHDL實現八位除法,采用層次化設計,該除法器采用了VHDL的混合輸入方式,將除法器分成若干個子模塊后,對各個子模塊分別設計,各自生成功能模塊完成整體設計,實現了任意八位無符號數的除法。
標簽： VHDL 除法 分 子模塊
上傳時間： 2016-12-21
上傳用戶：lijianyu172
移位快速除法器，通過一次移4位試商實現快速除法功能，較普通減除法器有及其巨大的效率提升
標簽： 移位 除法器
上傳時間： 2014-10-26
上傳用戶：wpt
Verilog hdl語言的常用除法器設計，可使用modelsim進行仿真
標簽： Verilog hdl 語言 除法器
上傳時間： 2013-12-17
上傳用戶：Zxcvbnm
基于Verilog的除法器設計，可以直接在Q2里面運行哦~
標簽： Verilog 除法器
上傳時間： 2014-12-01
上傳用戶：dancnc
RS(204,188)譯碼器的設計 異步FIFO設計 偽隨即序列應用設計 CORDIC數字計算機的設計 CIC的設計 除法器的設計 加羅華域的乘法器設計
標簽： CORDIC FIFO 204 188
上傳時間： 2017-01-24
上傳用戶：縹緲
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