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雙核

  • 基于Quartus II免費(fèi)IP核的雙端口RAM設(shè)計實例

    　　QuartusII中利用免費(fèi)IP核的設(shè)計 　　作者：雷達(dá)室 　　以設(shè)計雙端口RAM為例說明。 　　Step1：打開QuartusII，選擇File—New Project Wizard，創(chuàng)建新工程，出現(xiàn)圖示對話框，點擊Next；

    標(biāo)簽： Quartus RAM IP核 雙端口

    上傳時間： 2013-10-18

    上傳用戶：909000580

  • 基于FPGA的GPIB接口IP核的研究與設(shè)計

    基于FPGA的GPIB接口IP核的研究與設(shè)計

    標(biāo)簽： FPGA GPIB 接口 IP核

    上傳時間： 2013-10-19

    上傳用戶：wudu0932

  • ISE新建工程及使用IP核步驟詳解

    ISE新建工程及使用IP核步驟詳解

    標(biāo)簽： ISE IP核 工程

    上傳時間： 2015-01-01

    上傳用戶：liuxinyu2016

  • ISE_IP核創(chuàng)建教程及DDR3_ip核使用注意事項

    ISE_IP核創(chuàng)建教程及DDR3_ip核使用注意事項

    標(biāo)簽： ISE_IP DDR ip 教程

    上傳時間： 2015-01-01

    上傳用戶：wangyi39

  • 基于NiosII軟核處理器的步進(jìn)電機(jī)接口設(shè)計

        NiosII軟核處理器是Altera公司開發(fā)，基于FPGA操作平臺使用的一款高速處理器，為了適應(yīng)高速運(yùn)動圖像采集，提出了一種基于NiosII軟核處理的步進(jìn)電機(jī)接口設(shè)計，使用verilog HDL語言完成該接口設(shè)計，最后通過QuartusII軟件，給出了實驗仿真結(jié)果。

    標(biāo)簽： NiosII 軟核處理器 步進(jìn)電機(jī) 接口設(shè)計

    上傳時間： 2015-01-02

    上傳用戶：妄想演繹師

  • 基于FPGA的DDS IP核設(shè)計方案

    以Altera公司的Quartus Ⅱ 7.2作為開發(fā)工具，研究了基于FPGA的DDS IP核設(shè)計，并給出基于Signal Tap II嵌入式邏輯分析儀的仿真測試結(jié)果。將設(shè)計的DDS IP核封裝成為SOPC Builder自定義的組件，結(jié)合32位嵌入式CPU軟核Nios II，構(gòu)成可編程片上系統(tǒng)（SOPC），利用極少的硬件資源實現(xiàn)了可重構(gòu)信號源。該系統(tǒng)基本功能都在FPGA芯片內(nèi)完成，利用 SOPC技術(shù)，在一片 FPGA 芯片上實現(xiàn)了整個信號源的硬件開發(fā)平臺，達(dá)到既簡化電路設(shè)計、又提高系統(tǒng)穩(wěn)定性和可靠性的目的。

    標(biāo)簽： FPGA DDS IP核 設(shè)計方案

    上傳時間： 2013-12-22

    上傳用戶：forzalife

  • 基于核密度估計和馬爾科夫隨機(jī)場的運(yùn)動目標(biāo)檢測

     針對目標(biāo)和背景具有空間連續(xù)性的特點，提出一種基于核密度估計和馬爾科夫隨機(jī)場的運(yùn)動目標(biāo)檢測方法。首先利用核密度估計計算像素點屬于背景的概率密度，在特征向量中加入顏色空間運(yùn)動矢量分量來提高對背景擾動和光照變化的魯棒性；然后構(gòu)造馬爾科夫隨機(jī)場，提出一種馬爾科夫隨機(jī)場能量函數(shù)代價項的構(gòu)造方法，通過最小化其能量函數(shù)得到目標(biāo)分割結(jié)果。實驗結(jié)果證明，該運(yùn)動目標(biāo)檢測算法對背景擾動和光照變化具有更好的魯棒性，錯誤檢測率更低。

    標(biāo)簽： 核密度估計 隨機(jī)場 運(yùn)動目標(biāo)檢測

    上傳時間： 2014-01-20

    上傳用戶：solmonfu

  • 如何仿真IP核(建立modelsim仿真庫完整解析)

    　　IP核生成文件：（Xilinx/Altera 同） 　　IP核生成器生成 ip 后有兩個文件對我們比較有用，假設(shè)生成了一個 asyn_fifo 的核，則asyn_fifo.veo 給出了例化該核方式（或者在 Edit－》Language Template-》COREGEN 中找到verilog/VHDL 的例化方式）。asyn_fifo.v 是該核的行為模型，主要調(diào)用了 xilinx 行為模型庫的模塊，仿真時該文件也要加入工程。（在 ISE中點中該核，在對應(yīng)的 processes 窗口中運(yùn)行“ View Verilog Functional Model ”即可查看該 .v 文件）。如下圖所示。

    標(biāo)簽： modelsim 仿真 IP核 仿真庫

    上傳時間： 2013-11-02

    上傳用戶：誰偷了我的麥兜

  • 8051核的vhdl原代碼。

    8051核的vhdl原代碼。

    標(biāo)簽： 8051 vhdl 代碼

    上傳時間： 2015-01-08

    上傳用戶：kikye

  • 基于arm核的RTOS

    基于arm核的RTOS

    標(biāo)簽： RTOS arm

    上傳時間： 2013-12-21

    上傳用戶：himbly

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