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雙積分

  • 使用VHDL進(jìn)行分頻器設(shè)計(jì)

    基于VHDL語言的多種分頻程序

    標(biāo)簽： VHDL 分頻器

    上傳時(shí)間： 2013-11-02

    上傳用戶：xjz632

  • PCB布線的直角走線、差分走線和蛇形線基礎(chǔ)理論

    PCB布線的直角走線、差分走線和蛇形線基礎(chǔ)理論

    標(biāo)簽： PCB 布線 差分走線 走線

    上傳時(shí)間： 2013-10-08

    上傳用戶：旭521

  • 利用Verilog_HDL實(shí)現(xiàn)基于FPGA的分頻方法

    利用Verilog_HDL實(shí)現(xiàn)基于FPGA的分頻方法

    標(biāo)簽： Verilog_HDL FPGA 分頻

    上傳時(shí)間： 2013-11-20

    上傳用戶：atdawn

  • Verilog_實(shí)現(xiàn)任意占空比、任意分頻的方法

    Verilog_實(shí)現(xiàn)任意占空比、任意分頻的方法

    標(biāo)簽： Verilog 分頻

    上傳時(shí)間： 2013-11-20

    上傳用戶：ccxzzhm

  • 簡(jiǎn)單分頻時(shí)序邏輯分頻電路設(shè)計(jì)

    簡(jiǎn)單分頻時(shí)序邏輯電路設(shè)計(jì)分頻電路，有圖，有代碼

    標(biāo)簽： 分頻 時(shí)序邏輯 電路設(shè)計(jì)

    上傳時(shí)間： 2014-01-21

    上傳用戶：924484786

  • 用VerilogHDL實(shí)現(xiàn)基于FPGA的通用分頻器的設(shè)計(jì)

    用VerilogHDL實(shí)現(xiàn)基于FPGA的通用分頻器的設(shè)計(jì)

    標(biāo)簽： VerilogHDL FPGA 分頻器

    上傳時(shí)間： 2015-01-02

    上傳用戶：oooool

  • 基于FPGA的小數(shù)分頻實(shí)現(xiàn)方法

    基于FPGA的小數(shù)分頻實(shí)現(xiàn)方法

    標(biāo)簽： FPGA 小數(shù)分頻 實(shí)現(xiàn)方法

    上傳時(shí)間： 2013-11-05

    上傳用戶：feifei0302

  • 差分線對(duì)的PCB設(shè)計(jì)要點(diǎn)

      信號(hào)完整性是高速數(shù)字系統(tǒng)中要解決的一個(gè)首要問題之一，如何在高速PCB 設(shè)計(jì)過程中充分考慮信號(hào)完整性因素,并采取有效的控制措施,已經(jīng)成為當(dāng)今系統(tǒng)設(shè)計(jì)能否成功的關(guān)鍵。在這方面，差分線對(duì)具有很多優(yōu)勢(shì)，比如更高的比特率 ,更低的功耗 ,更好的噪聲性能和更穩(wěn)定的可靠性等。目前，差分線對(duì)在高速數(shù)字電路設(shè)計(jì)中的應(yīng)用越來越廣泛，電路中最關(guān)鍵的信號(hào)往往都要采用差分線對(duì)設(shè)計(jì)。介紹了差分線對(duì)在PCB 設(shè)計(jì)中的一些要點(diǎn)，并給出具體設(shè)計(jì)方案。

    標(biāo)簽： PCB 差分線

    上傳時(shí)間： 2013-10-26

    上傳用戶：lps11188

  • 差分信號(hào)PCB布局布線誤區(qū)

     誤區(qū)一：認(rèn)為差分信號(hào)不需要地平面作為回流路徑，或者認(rèn)為差分走線彼此為對(duì)方提供回流途徑。造成這種誤區(qū)的原因是被表面現(xiàn)象迷惑，或者對(duì)高速信號(hào)傳輸?shù)臋C(jī)理認(rèn)識(shí)還不夠深入。雖然差分電路對(duì)于類似地彈以及其它可能存在于電源和地平面上的噪音信號(hào)是不敏感的。地平面的部分回流抵消并不代表差分電路就不以參考平面作為信號(hào)返回路徑，其實(shí)在信號(hào)回流分析上，差分走線和普通的單端走線的機(jī)理是一致的，即高頻信號(hào)總是沿著電感最小的回路進(jìn)行回流，最大的區(qū)別在于差分線除了有對(duì)地的耦合之外，還存在相互之間的耦合，哪一種耦合強(qiáng)，那一種就成為主要的回流通路。

    標(biāo)簽： PCB 差分信號(hào) 布局布線

    上傳時(shí)間： 2013-10-25

    上傳用戶：zhaiyanzhong

  • 差分阻抗

    當(dāng)你認(rèn)為你已經(jīng)掌握了PCB 走線的特征阻抗Z0，緊接著一份數(shù)據(jù)手冊(cè)告訴你去設(shè)計(jì)一個(gè)特定的差分阻抗。令事情變得更困難的是，它說：“……因?yàn)閮筛呔€之間的耦合可以降低有效阻抗，使用50Ω的設(shè)計(jì)規(guī)則來得到一個(gè)大約80Ω的差分阻抗！”這的確讓人感到困惑！這篇文章向你展示什么是差分阻抗。除此之外，還討論了為什么是這樣，并且向你展示如何正確地計(jì)算它。 單線：圖1(a)演示了一個(gè)典型的單根走線。其特征阻抗是Z0，其上流經(jīng)的電流為i。沿線任意一點(diǎn)的電壓為V=Z0*i（ 根據(jù)歐姆定律）。一般情況，線對(duì)：圖1(b)演示了一對(duì)走線。線1 具有特征阻抗Z11，與上文中Z0 一致，電流i1。線2具有類似的定義。當(dāng)我們將線2 向線1 靠近時(shí)，線2 上的電流開始以比例常數(shù)k 耦合到線1 上。類似地，線1 的電流i1 開始以同樣的比例常數(shù)耦合到線2 上。每根走線上任意一點(diǎn)的電壓，還是根據(jù)歐姆定律，

    標(biāo)簽： 差分阻抗

    上傳時(shí)間： 2013-11-10

    上傳用戶：KSLYZ

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