vhdl基于半加器的全加器描述及仿真
標簽： vhdl 半加器 全加器 仿真
上傳時間： 2014-11-25
上傳用戶：zycidjl
全加器的VHDL程序?qū)崿F(xiàn)及仿真
標簽： VHDL 全加器 仿真 程序
上傳時間： 2014-01-13
上傳用戶：hoperingcong
最高優(yōu)先級編碼器 8位相等比較器 三人表決器（三種不同的描述方式） 加法器描述 8位總線收發(fā)器：74245 （注2） 地址譯碼（for m68008） 多路選擇器（使用select語句） LED七段譯碼 多路選擇器（使用if－else語句） 雙2－4譯碼器：74139 多路選擇器（使用when－else語句） 二進制到BCD碼轉(zhuǎn)換 多路選擇器 （使用case語句） 二進制到格雷碼轉(zhuǎn)換 雙向總線（注2） 漢明糾錯嗎譯碼器 三態(tài)總線（注2） 漢明糾錯嗎編碼器 解復(fù)用器
標簽： m68008 select 74245 for
上傳時間： 2015-04-11
上傳用戶：tianyi223
該程序?qū)崿F(xiàn)的是n位全加器，首先用與非門實現(xiàn)一位全家器，最后實現(xiàn)n位的全加器。
標簽： 程序 全加器
上傳時間： 2015-04-18
上傳用戶：fandeshun
大學(xué)vhdl語言實驗大全,基于max-plus2平臺,內(nèi)有8-3譯碼器,8位加法器,數(shù)字鐘，數(shù)碼顯示，74ls138，8，4位計數(shù)器，d，rs觸發(fā)器，加法器，交通燈等，此原碼基于長江大學(xué)可編程器件實驗箱,如要運行在其他平臺上需要重新定義管腳
標簽： max-plus vhdl 大學(xué) 加法器
上傳時間： 2013-12-23
上傳用戶：qiaoyue
用一位全加器組成四位全加器. 所用語言是Verilog HDL. 主要用在加法器的設(shè)計中。
標簽： Verilog HDL 全加器 語言
上傳時間： 2015-05-02
上傳用戶：zukfu
全加器的VHDL_CODE和TEST_BENCH 無須解壓縮密碼
標簽： TEST_BENCH VHDL_CODE 全加器
上傳時間： 2013-12-22
上傳用戶：hongmo
數(shù)控振蕩器的頻率控制字寄存器、相位控制字寄存器、累加器和加法器可以用VHDL語言描述，集成在一個模塊中，提供VHDL源程序供大家學(xué)習(xí)和討論。
標簽： VHDL 寄存器 數(shù)控振蕩器 加法器
上傳時間： 2014-08-31
上傳用戶：yan2267246
全加器的詳細設(shè)計思路和用VHDL語言編寫的詳細源代碼
標簽： VHDL 全加器 詳細設(shè)計 編寫
上傳時間： 2014-01-12
上傳用戶：zhaiyanzhong
單片機的四位顯示及時間.單片機上電復(fù)位后,等待按鍵4啟動定時器0 再次按鍵4,定時器0停止計數(shù),進入時分初值設(shè)置狀態(tài),每按一次1鍵,時加一,每按一次2鍵,分加一
標簽： 單片機 按鍵 定時器 上電復(fù)位
上傳時間： 2015-06-04
上傳用戶：
蟲蟲下載站版權(quán)所有 京ICP備2021023401號-1
