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隨著空間科學任務的增加,需要處理的空間科學數(shù)據(jù)量激增,要求建立一個高速的空間數(shù)據(jù)連接網(wǎng)絡.高速復接器作為空間飛行器星上網(wǎng)絡的關鍵設備,其性能對整個空間數(shù)據(jù)網(wǎng)絡的性能起著重要影響.該文闡述了利用先入先出存儲器FIFO進行異步速率調(diào)整,應用VHDL語言和可編程門陣列FPGA技術,對多個信號源數(shù)據(jù)進行數(shù)據(jù)打包、信道選通調(diào)度和多路復接的方法.設計中,用VHDL語言對高速復接器進行行為級建模,為了驗證這個模型,首先使用軟件進行仿真,通過編寫testbench程序模擬FIFO的動作特點,對程序輸入信號進行仿真,在軟件邏輯仿真取得預期結果后,繼續(xù)設計硬件電路,設計出的實際電路實現(xiàn)了將來自兩個不同速率的信源數(shù)據(jù)(1394總線數(shù)據(jù)和1553B總線數(shù)據(jù))復接成一路符合CCSDS協(xié)議的位流業(yè)務數(shù)據(jù).在實驗調(diào)試中對FPGA的輸出數(shù)據(jù)進行檢驗,同時對設計方法進行驗證.驗證結果完全符合設計目標.應用硬件可編程邏輯芯片F(xiàn)PGA設計高速復接器,大幅度提高了數(shù)據(jù)的復接速率,可應用于未來的星載高速數(shù)據(jù)系統(tǒng)中,能夠完成在軌系統(tǒng)的數(shù)據(jù)復接任務.
標簽：
FPGA
星載
復接器
上傳時間：
2013-07-17
上傳用戶：wfl_yy
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DFT(離散傅立葉變換)作為將信號從時域轉(zhuǎn)換到頻域的基本運算,在各種數(shù)字信號處理中起著核心作用
標簽：
FPGA
FFT
擴展
處理器
上傳時間：
2013-08-04
上傳用戶：wangdean1101
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在圖像處理、航空航天、遙感測量、現(xiàn)代電子測試等很多領域，要求測試儀器設備能及時保存原始測試數(shù)據(jù)，用于事后數(shù)據(jù)分析和處理。同時前端探測器性能的提高，對于各種系統(tǒng)存儲容量、體積、造價、穩(wěn)定性等都提出了更高的要求。因此研制性能可靠、體積小、低成本的數(shù)據(jù)存儲系統(tǒng)是十分必要的。 本文提出基于ARM嵌入式處理器+FPGA結構的高速信號采集與存儲系統(tǒng)解決方案。進行了信號采集與存儲系統(tǒng)設計。其特點是高性能、低成本、體積小。 文中利用了ARM處理器和FPGA可編程邏輯器件的特點，進行了基于本方案的硬件設計，：FPGA軟件設計。敘述了PCB設計以及調(diào)試過程中需注意的問題。 系統(tǒng)的硬件設計以ARM和FPGA為平臺，ARM處理器采用了Samsung公司的S3C2410，F(xiàn)PGA采用Altera公司的EP2C8。硬件設計圍繞著核心芯片，進行了電源設計和ARM和FPGA外圍電路設計。 ARM處理器實現(xiàn)了系統(tǒng)的控制；FPGA作為協(xié)處理器實現(xiàn)了FIFO，一些接口、時序控制等，協(xié)助ARM采集數(shù)據(jù)。在FPGA中實現(xiàn)硬件電路簡化了外圍電路，使得設計靈活，開發(fā)調(diào)試方便，也提高了系統(tǒng)的可靠性。 系統(tǒng)軟件操作系統(tǒng)采用的是Linux，基于嵌入式Linux操作系統(tǒng)的特點，分析了系統(tǒng)的實時性。接著進行了Linux平臺上基于Qt的用戶界面應用程序設計。 最后分析了系統(tǒng)測試結果，并指出存在的問題和改進方法。
標簽：
ARMFPGA
高速信號
采集
存儲
上傳時間：
2013-07-10
上傳用戶：cylnpy
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本文研究基于ARM與FPGA的高速數(shù)據(jù)采集系統(tǒng)技術。論文完成了ARM+FPGA結構的共享存儲器結構設計，實現(xiàn)了ARMLinux系統(tǒng)的軟件設計，包括觸摸屏控制、LCD顯示、正弦插值算法設計以及各種顯示算法設計等。同時進行了信號的高速采集和處理的實際測試，對實驗測試數(shù)據(jù)進行了分析。 論文分別從軟件和硬件兩方面入手，闡述了基于ARM處理器和FPGA芯片的高速數(shù)據(jù)采集的硬件系統(tǒng)設計方法，以及基于ARMLinux操作系統(tǒng)的設備驅(qū)動程序設計和應用程序設計。 硬件方面，在FPGA平臺上，我們首先利用乒乓操作的方式將一路高速數(shù)據(jù)信號轉(zhuǎn)換成頻率為原來頻率1/4的4路低速數(shù)據(jù)信號，再將這四路數(shù)據(jù)分別存儲到4個FIFO中，然后再對這4個FIFO中的數(shù)據(jù)拼接并存儲在FPGA片上的雙端口雙時鐘RAM中，最后將FPGA的雙端口雙時鐘RAM掛載到ARM系統(tǒng)的總線上，實現(xiàn)了ARM和FPGA共享存儲器的系統(tǒng)結構，使ARM處理器可以直接讀取這個雙端口雙時鐘的RAM中的數(shù)據(jù)，從而大大提高了數(shù)據(jù)采集與處理的效率。在采樣頻率控制電路設計方面，我們通過使FIFO的數(shù)據(jù)存儲時鐘降低為標準狀態(tài)下的1/n實現(xiàn)數(shù)據(jù)采集頻率降為標準狀態(tài)的1/n，從而實現(xiàn)了由FPGA控制的可變頻率的數(shù)據(jù)采集系統(tǒng)。 軟件方面，為了更有效地管理和拓展系統(tǒng)功能，我們移植了ARMLinux操作系統(tǒng)，并在S3C2410平臺上設計實現(xiàn)了基于Linux操作系統(tǒng)的觸摸屏驅(qū)動程序設計、LCD驅(qū)動程序移植、自定義的FPGA模塊驅(qū)動程序設計、LCD顯示程序設計、多線程的應用程序設計。應用程序能夠控制FPGA數(shù)據(jù)采集系統(tǒng)工作。 在前端采樣頻率為125MHz情況下，系統(tǒng)可以正常工作。能夠?qū)崿F(xiàn)對頻率在5MHz以下的信號波形的直接顯示；對5MHz至40MHz的信號，使用正弦插值算法進行處理，顯示效果良好。同時這種硬件結構可擴展性強，可以在此基礎上實現(xiàn)8路甚至16路緩沖的系統(tǒng)結構，可以使系統(tǒng)支持更高的采樣頻率。
標簽：
FPGA
ARM
高速數(shù)據(jù)
采集
上傳時間：
2013-07-04
上傳用戶：林魚2016
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合成孔徑雷達的實時信號處理系統(tǒng),可以分成相對獨立的幾個階段,即A/D變換和緩存、距離向預處理器、方位向預處理器、距離向壓縮處理、轉(zhuǎn)置存儲器、方位向壓縮處理、逆轉(zhuǎn)置存儲器.合成孔徑雷達預處理的目的,就是緩解高處理數(shù)據(jù)率和低傳輸數(shù)據(jù)率的矛盾,使得在不太影響成像質(zhì)量的前提下,盡量減少傳輸?shù)臄?shù)據(jù)率,有利于后續(xù)處理的硬件實現(xiàn),做到實時處理.論文結合電子所合成孔徑雷達實時成像處理系統(tǒng),設計開發(fā)了基于Xilinx Virtex-E FPGA的星載SAR高速預處理板,該信號處理板處理能力強,結構緊湊,運行效率高;其硬件電路的設計思路和結構形式有很強的通用性和使用價值.論文重點研究了預處理的核心部分—固定系數(shù)FIR濾波器的設計問題.而固定系數(shù)FIR濾波器的實現(xiàn)問題的重點又是FPGA內(nèi)部的固定系數(shù)FIP濾波器實現(xiàn)問題,針對FPGA內(nèi)部的查找表資源,我們選擇目前流行的分布式算法來實現(xiàn)FIR濾波器的設計.對比于預處理器中其他濾波器設計方案,基于FPGA分布式算法的FIR濾波器的設計,避免了乘累加運算,提高了系統(tǒng)運行的速度并且節(jié)省了大量的FPGA資源.并且由于FPGA可編程的特性,所以可以靈活的改變?yōu)V波器的系數(shù)和階數(shù).所設計的電路簡單高速,工作正常、可靠,完全滿足了預處理器設計的技術要求.隨著超大規(guī)模集成電路技術,高密度存儲器技術,計算機技術的發(fā)展,一個全數(shù)字化的機載實時成像處理系統(tǒng)的研制,已經(jīng)不是非常困難的事情了.而在現(xiàn)有條件下,全數(shù)字化的高分辨率星載實時成像處理系統(tǒng)的研制,將是一個非常具有挑戰(zhàn)意義的課題,論文以星載SAR的預處理器設計為例,拋磚引玉,希望對未來全數(shù)字化星載實時成像處理系統(tǒng)的研制起到一定參考價值.
標簽：
FPGA
SAR
星載
預處理
上傳時間：
2013-07-03
上傳用戶：lanhuaying
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常用的實時數(shù)字信號處理的器件有可編程的數(shù)字信號處理(DSP)芯片(如AD系列、TI系列)、專用集成電路(ASIC)、現(xiàn)場可編程門陣列(FPGA)等。在工程實踐中,往往要求對信號處理要有高速性、實時性和靈活性,而已有的一些軟件和硬件實現(xiàn)方式則難以同時達到這幾方面的要求。隨著可編程邏輯器件和EDA技術的發(fā)展,使用FPGA來實現(xiàn)數(shù)字信號處理,既具有實時性,又兼顧了一定的靈活性。FPGA具有的靈活的可編程邏輯可以方便的實現(xiàn)高速數(shù)字信號處理,突破了并行處理、流水級數(shù)的限制,有效地利用了片上資源,加上反復的可編程能力,越來越受到國內(nèi)外從事數(shù)字信號處理的研究者所青睞。 FIR數(shù)字濾波器以其良好的線性特性被廣泛使用,屬于數(shù)字信號處理的基本模塊之一。本論文對基于FPGA的FIR數(shù)字濾波器實現(xiàn)進行了研究,所做的主要工作如下： 1.介紹了FIR數(shù)字濾波器的基本理論和FPGA的基本概況,以及FPGA設計流程、設計指導原則和常用的設計指導思想與技巧。 2.以FIR數(shù)字濾波器的基本理論為依據(jù),使用分布式算法為濾波器的硬件實現(xiàn)算法,并對其進行了詳細的討論。針對分布式算法中查找表規(guī)模過大的缺點,采用優(yōu)化分布式算法的多塊查找表方式使得硬件規(guī)模極大的減小。 3.設計出一個192階的FIR濾波器實例。其系統(tǒng)要求為：定點16位輸入、定點12位系數(shù)、定點16位輸出,采樣率為75MHz。設計用Quartus II軟件進行仿真,并將其仿真結果與Matlab仿真結果進行對比分析。 仿真結果表明,本論文設計的濾波器硬件規(guī)模較小,采樣率達到了75MHz。同時只要將查找表進行相應的改動,就能分別實現(xiàn)低通、高通、帶通FIR濾波器,體現(xiàn)了設計的靈活性。
標簽：
FPGA
FIR
數(shù)字濾波器
上傳時間：
2013-06-06
上傳用戶：June
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高速PCB板的電源布線設計:本文分析討論了高速PCB板上由于高頻信號干擾和走線寬度的減小而產(chǎn)生的電源噪聲和壓降，并提出了高速PCB的電源模型，采用電源總線網(wǎng)絡布線，選取合適的濾波電容。等問題。
標簽：
PCB
電源
布線設計
上傳時間：
2013-07-22
上傳用戶：王者A
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本論文設計了一種基于FPGA的高速FIR數(shù)字濾波器,濾波器實現(xiàn)低通濾波,截止頻率為1MHz,通帶波紋小于1 dB,阻帶最大衰減為-40 dB,輸入輸出數(shù)據(jù)為8位二進制,采樣頻率為10MHz。 論文首先簡要介紹了數(shù)字濾波器的基本原理和線性FIR數(shù)字濾波器的性質(zhì)、結構,根據(jù)濾波器的性能要求選擇窗函數(shù)、確定系數(shù),在算法上為了滿足數(shù)字濾波器的要求,對系數(shù)放大512倍并取整,并用Matlab對數(shù)字濾波器原理進行了證明。同時簡述了EDA技術和FPGA設計流程。 其次,論文說明了FIR數(shù)字濾波器模塊的劃分,并用Verilog語言在Modelsim環(huán)境下進行了功能測試。對于數(shù)字濾波器系數(shù)中的-1,-2,4這些簡單的系數(shù)乘法直接進行移位和取反,可以極大的節(jié)省資源和優(yōu)化設計。而對普通系數(shù)乘法采用4-BANT(4bits-at-a-time)的并行算法,用加法累加快速實現(xiàn)了乘積的運算；另外,在本設計進行部分積累加時,采用舍取冗余位,主要是根據(jù)設計時已對系數(shù)進行了放大,而輸出時又要將結果相應的縮小,所以在累加時,提前對部分積縮小,從而減少了運算量,從時間和資源上都得到了優(yōu)化。 論文的最后分別用Modelsim和Quartus II進行了FIR數(shù)字濾波器的前仿真和后仿真,將仿真的結果和Matlab中原理驗證時得到的理想值進行了比較,并對所產(chǎn)生的誤差進行了分析。仿真結果表明：本16階FIR數(shù)字濾波器設計能夠?qū)崿F(xiàn)截止頻率為1MHz的低通濾波,并且工作頻率可達150MHz以上。
標簽：
FPGA
FIR
數(shù)字
濾波器設計
上傳時間：
2013-07-15
上傳用戶：lanwei
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本文主要研究一種隔離器高速數(shù)據(jù)通信卡設計，并對基于PCI總線的內(nèi)外網(wǎng)數(shù)據(jù)通訊和交換的硬件編程實現(xiàn)進行詳細的說明，最后在pc機windows平臺下對數(shù)據(jù)通信卡進行吞吐量和穩(wěn)定性的測試。 首先介紹了網(wǎng)絡安全的現(xiàn)狀以及物理網(wǎng)絡隔離的原理和重要性，并敘述了網(wǎng)絡隔離產(chǎn)品的發(fā)展，接著介紹網(wǎng)絡隔離系統(tǒng)，并提出硬件平臺的總體設計方案：重點敘述了網(wǎng)閘內(nèi)外網(wǎng)通訊的硬件核心數(shù)據(jù)通信卡設計思路和數(shù)據(jù)的流程，以及基于FPGA的PCI接口外部邏輯設計，并對該數(shù)據(jù)通訊卡在windows平臺雙機之間通訊作了測試，并對測試結果作了分析。
標簽：
FPGA
PCI
高速數(shù)據(jù)
通信卡
上傳時間：
2013-07-30
上傳用戶：muyehuli
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數(shù)字存儲示波器（DSO）上世紀八十年代開始出現(xiàn)，由于當時它的帶寬和分辨率較低，實時性較差，沒有具備模擬示波器的某些特點，因此并沒有受到人們的重視。隨著數(shù)字電路、大規(guī)模集成電路及微處理器技術的發(fā)展，尤其是高速模/數(shù)（A/D）轉(zhuǎn)換器及半導體存儲器（RAM）的發(fā)展，數(shù)字存儲示波器的采樣速率和實時性能得到了很大的提高，在工程測量中，越來越多的工程師用DSO來替代模擬示波器。 本文介紹了一款雙通道采樣速率達1GHz，分辨率為8Bits，實時帶寬為200MHz數(shù)字存儲示波器的研制。通過對具體功能和技術指標的分析，提出了FPGA＋ARM架構的技術方案。然后，本文分模塊詳細敘述了整機系統(tǒng)中部分模塊，包括前端高速A/D轉(zhuǎn)換器和FPGA的硬件模塊設計，數(shù)據(jù)處理模塊軟件的設計，以及DSO的GPIB擴展接口邏輯模塊的設計。 本文在分析了傳統(tǒng)DSO架構的基礎上，提出了本系統(tǒng)的設計思想和實現(xiàn)方案。在高速A/D選擇上，國家半導體公司2005年推出的雙通道采樣速率達500MHz高速A/D轉(zhuǎn)換器芯片ADC08D500，利用其雙邊沿采樣模式（DES）實現(xiàn)對單通道1GHz的采樣速率，并且用Xilinx公司Spraten-3E系列FPGA作為數(shù)據(jù)緩沖單元和存儲單元，提高了系統(tǒng)的集成度和穩(wěn)定性。其中，F(xiàn)PGA緩沖單元完成對不同時基情況下多通道數(shù)據(jù)的抽取，處理單元完成對數(shù)據(jù)正弦內(nèi)插的計算，而DSO中其余數(shù)據(jù)處理功能包括數(shù)字濾波和FFT設計在后端的ARM內(nèi)完成。DSO中常用的GPIB接口放在FPGA內(nèi)集成，不僅充分利用了FPGA內(nèi)豐富的邏輯資源，而且降低了整機成本，也減少了電路規(guī)模。 最后，利用ChipscopePro工具對采樣系統(tǒng)進行調(diào)試，并分析了數(shù)據(jù)中的壞數(shù)據(jù)產(chǎn)生的原因，提出了解決方案, 并給出了FPGA接收高速A/D的正確數(shù)據(jù)。
標簽：
FPGA
高速實時數(shù)
字存儲
示波器
上傳時間：
2013-07-07
上傳用戶：asdkin
