ALDEC公司的Active-HDL是一個開放型的仿真工具。 可支持幾乎所有的FPGA/CPLD廠商的產品，設計輸入可以原理圖或硬件描述語言或有限狀態機 方式
上傳時間： 2013-07-14
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ALDEC公司的Active-HDL是一個開放型的仿真工具。 可支持幾乎所有的FPGA/CPLD廠商的產品，設計輸入可以原理圖或硬件描述語言或有限狀態機 方式
上傳時間： 2013-05-29
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ActivH71sp1pch有關active HDL得.好像.
上傳時間： 2013-12-25
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This simple example allows you to get familiar with Active-HDL s Memory Viewer.
標簽： Active-HDL familiar example Memory
上傳時間： 2013-12-18
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d flip flop t flip flop counter mux using active hdl can be run using 3.2 version and creating new design
上傳時間： 2013-12-16
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ALDEC公司的Active-HDL是一個開放型的仿真工具。 可支持幾乎所有的FPGA/CPLD廠商的產品，設計輸入可以原理圖或硬件描述語言或有限狀態機 方式
上傳時間： 2013-04-15
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ALDEC公司的Active-HDL是一個開放型的仿真工具。 可支持幾乎所有的FPGA/CPLD廠商的產品，設計輸入可以原理圖或硬件描述語言或有限狀態機 方式
上傳時間： 2013-07-22
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ALDEC公司的Active-HDL是一個開放型的仿真工具。可支持幾乎所有的FPGA/CPLD廠商的產品，設計輸入可以原理圖或硬件描述語言或有限狀態機方式。
標簽： 天線
上傳時間： 2013-07-04
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JPEG2000是由ISO/ITU-T組織下的IEC JTC1/SC29/WG1小組制定的下一代靜止圖像壓縮標準.與JPEG(Joint Photographic Experts Group)相比,JPEG2000能夠提供更好的數據壓縮比,并且提供了一些JPEG所不具有的功能[1].JPEG2000具有的多種特性使得它具有廣泛的應用前景.但是,JPEG2000是一個復雜編碼系統,目前為止的軟件實現方案的執行時間和所需的存儲量較大,若想將JPEG2000應用于實際中,有著較大的困難,而用硬件電路實現JPEG2000或者其中的某些模塊,必然能夠減少JPEG200的執行時間,因而具有重要的意義.本文首先簡單介紹了JPEG2000這一新的靜止圖像壓縮標準,然后對算術編碼的原理及實現算法進行了深入的研究,并重點探討了JPEG2000中算術編碼的硬件實現問題,給出了一種硬件最優化的算術編碼實現方案.最后使用硬件描述語言(Very High Speed Integrated Circuit Hardware Description Language,VHDL)在寄存器傳輸級(Register Transfer Level,RTL描述了該硬件最優化的算術編碼實現方案,并以Altera 20K200E FPGA為基礎,在Active-HDL環境中進行了功能仿真,在Quartus Ⅱ集成開發環境下完成了綜合以及后仿真,綜合得到的最高工作時鐘頻率達45.81MHz.在相同的輸入條件下,輸出結果表明,本文設計的硬件算術編碼器與實現JPEG2000的軟件:Jasper[2]中的算術編碼模塊相比,處理時間縮短了30﹪左右.因而本文的研究對于JPEG2000應用于數字監控系統等實際應用有著重要的意義.
上傳時間： 2013-05-16
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傅里葉變換是信號處理領域中較完善、應用較廣泛的一種分析手段.但傅里葉變換只是一種時域或頻域的分析方法,它要求信號具有統計平穩,即時不變的特性.但是實際應用中存在很多非平穩信號,它們并不能很好的用傅立葉變換來處理.小波變換的出現解決了這個問題,它在處理非平穩信號方面具有傅立葉變換無法比擬的優越性.小波變換在通信技術、信號處理、地球物理、水利電力、醫療等領域中獲得了日益廣泛的應用.小波變換的研究成為了當今學術界的一個熱點.隨著現代數字信號處理朝著高速實時的方向發展,純軟件的程序式信號處理方法越來越不能滿足實際應用的需求,因此人們希望用硬件電路來實現高速信號處理問題.基于以上原因,該文在研究了小波變換的基本理論和特點的基礎上,重點研究了小波變換的VLSI電路構架,并用FPGA實現了它的功能.毫無疑問,該文所做的具體工作在理論和實踐上都有參考價值.論文中,在簡單介紹了小波變換的基本理論、特點和應用;對信號小波變換分解,重構的MATLAB算法進行了分析,為硬件實現奠定了理論基礎.論文在研究了小波核心算法MALLAT算法的基礎上,以直觀的圖形方式描述了算法的流程圖;并由此提出了基于VLSI的電路模塊架構.根據上述模塊結構,對相關模塊進行了硬件描述語言(VERILOG-HDL)的建模,并且在仿真平臺上(Active-HDL)進行了仿真.在仿真正確的前提下,該文選用了EP20K100BC356-1V芯片作為目標器件進行了綜合和后仿真,并且將仿真結果通過MATLAB與理論參數進行了比較,結果表明設計是正確的.對設計中存在的誤差和部分模塊的進一步優化,該文也作了分析和說明,為下一步實現通用IP核設計奠定了基礎.
上傳時間： 2013-06-27
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