高性能ADC產(chǎn)品的出現(xiàn)，給混合信號(hào)測(cè)試領(lǐng)域帶來(lái)前所未有的挑戰(zhàn)。并行ADC測(cè)試方案實(shí)現(xiàn)了多個(gè)ADC測(cè)試過(guò)程的并行化和實(shí)時(shí)化，減少了單個(gè)ADC的平均測(cè)試時(shí)間，從而降低ADC測(cè)試成本。本文實(shí)現(xiàn)了基于FPGA的ADC并行測(cè)試方法。在閱讀相關(guān)文獻(xiàn)的基礎(chǔ)上，總結(jié)了常用ADC參數(shù)測(cè)試方法和測(cè)試流程。使用FPGA實(shí)現(xiàn)時(shí)域參數(shù)評(píng)估算法和頻域參數(shù)評(píng)估算法，并對(duì)2個(gè)ADC在不同樣本數(shù)條件下進(jìn)行并行測(cè)試。 本研究通過(guò)在FPGA內(nèi)部實(shí)現(xiàn)ADC測(cè)試時(shí)域算法和頻域算法相結(jié)合的方法來(lái)搭建測(cè)試系統(tǒng)，完成了音頻編解碼器WM8731L的控制模式接口、音頻數(shù)據(jù)接口、ADC測(cè)試時(shí)域算法和頻域算法的FPGA實(shí)現(xiàn)。整個(gè)測(cè)試系統(tǒng)使用Angilent33220A任意信號(hào)發(fā)生器提供模擬激勵(lì)信號(hào)，共用一個(gè)FPGA內(nèi)部實(shí)現(xiàn)的采樣時(shí)鐘控制模塊。并行測(cè)試系統(tǒng)將WM8731.L片內(nèi)的兩個(gè)獨(dú)立ADC的串行輸出數(shù)據(jù)分流成左右兩通道，并對(duì)其進(jìn)行串并轉(zhuǎn)換。然后對(duì)左右兩個(gè)通道分別配置一個(gè)FFT算法模塊和時(shí)域算法模塊，并行地實(shí)現(xiàn)了ADC參數(shù)的評(píng)估算法。在樣本數(shù)分別為128和4096的實(shí)驗(yàn)條件下，對(duì)WM8731L片內(nèi)2個(gè)被測(cè).ADC并行地進(jìn)行參數(shù)評(píng)估，被測(cè)參數(shù)包括增益GAIN、偏移量OFFSET、信噪比SNR、信號(hào)與噪聲諧波失真比SINAD、總諧波失真THD等5個(gè)常用參數(shù)。實(shí)驗(yàn)結(jié)果表明，通過(guò)在FPGA內(nèi)配置2個(gè)獨(dú)立的參數(shù)計(jì)算模塊，可并行地實(shí)現(xiàn)對(duì)2個(gè)相同ADC的參數(shù)評(píng)估，減小單個(gè)ADC的平均測(cè)試時(shí)間。FPGA片內(nèi)實(shí)時(shí)評(píng)估算法的實(shí)現(xiàn)節(jié)省了測(cè)試樣本傳輸至自動(dòng)測(cè)試機(jī)PC端的時(shí)間。而且只需將HDL代碼多次復(fù)制，就可實(shí)現(xiàn)多個(gè)被測(cè)ADC在同一時(shí)刻并行地被評(píng)估，配置靈活。基于FPGA的ADC并行測(cè)試方法易于實(shí)現(xiàn)，具有可行性，但由于噪聲的影響，測(cè)試精度有待進(jìn)一步提高。該方法可用于自動(dòng)測(cè)試機(jī)的混合信號(hào)選項(xiàng)卡或測(cè)試子系統(tǒng)。
標(biāo)簽： FPGA ADC 并行測(cè)試 方法研究
上傳時(shí)間： 2013-06-07
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PCI（Peripheral Component Interconnect）局部總線是微型計(jì)算機(jī)中處理器、存儲(chǔ)器與外圍控制部件、擴(kuò)展卡之間的互連接口，由于其速度快、可靠性高、成本低、兼容性好等特點(diǎn)，在各種計(jì)算機(jī)總線標(biāo)準(zhǔn)占有重要地位，基于PCI標(biāo)準(zhǔn)的接口設(shè)計(jì)已經(jīng)成為相關(guān)項(xiàng)目開(kāi)發(fā)中的一個(gè)重要的選擇。 目前，現(xiàn)場(chǎng)可編程門(mén)陣列FPGA（Field Programmable Gates）得到了廣泛應(yīng)用。由于其具有規(guī)模大，開(kāi)發(fā)過(guò)程投資小，可反復(fù)編程，且支持軟硬件協(xié)同設(shè)計(jì)等特點(diǎn)，因此已逐步成為復(fù)雜數(shù)字硬件電路設(shè)計(jì)的首選。 PCI接口的開(kāi)發(fā)有多種方法，主要有兩種：一是使用專用接口芯片，二是使用可編程邏輯器件，如FPGA。本論文基于成本和實(shí)際需要的考慮，采用第二種方法進(jìn)行設(shè)計(jì)。 本論文采用自上而下（Top-To-Down）和模塊化的設(shè)計(jì)方法，使用FPGA和硬件描述語(yǔ)言（VHDL和Verilog HDL）設(shè)計(jì)了一個(gè)PCI接口核，并通過(guò)自行設(shè)計(jì)的試驗(yàn)板對(duì)其進(jìn)行驗(yàn)證。為使設(shè)計(jì)準(zhǔn)確可靠，在具體模塊的設(shè)計(jì)中廣泛采用流水線技術(shù)和狀態(tài)機(jī)的方法。 論文最終設(shè)計(jì)完成了一個(gè)33M32位的PCI主從接口，并把它作為以NIOSⅡ?yàn)楹诵牡腟OPC片內(nèi)外設(shè)，與通用計(jì)算機(jī)成功進(jìn)行了通訊。 論文對(duì)PCI接口進(jìn)行了功能仿真，仿真結(jié)果和PCI協(xié)議的要求一致，表明本論文設(shè)計(jì)正確。把設(shè)計(jì)下載進(jìn)FPGA芯片EP2C8Q208C7之后，論文給出了使用SIGNALTAPⅡ觀察到的信號(hào)實(shí)際波形，波形顯示PCI接口能夠滿足本設(shè)計(jì)中系統(tǒng)的需要。本文最后還給出試驗(yàn)板的具體設(shè)計(jì)步驟及驅(qū)動(dòng)程序的安裝。
標(biāo)簽： FPGA PCI 接口的設(shè)計(jì)
上傳時(shí)間： 2013-07-28
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·本書(shū)是《從算法設(shè)計(jì)到硬線邏輯的實(shí)現(xiàn)——復(fù)雜數(shù)字邏輯系統(tǒng)的Verilog HDL設(shè)計(jì)技術(shù)和方法》的配套用書(shū)。主要內(nèi)容包括12個(gè)實(shí)驗(yàn)練習(xí)和Verilog的語(yǔ)法手冊(cè)。各個(gè)實(shí)驗(yàn)由淺入深，從簡(jiǎn)單到復(fù)雜，介紹了用Verilog語(yǔ)言設(shè)計(jì)數(shù)字電路系統(tǒng)的實(shí)用方法與技術(shù)，有較強(qiáng)的實(shí)踐性與指導(dǎo)意義。語(yǔ)法部分包括標(biāo)志符的使用、基本語(yǔ)句以及系統(tǒng)任務(wù)與函數(shù)的介紹。內(nèi)容較為詳盡，可方便學(xué)生與工程技術(shù)人員查詢使用，對(duì)學(xué)習(xí)Veri
標(biāo)簽： 算法設(shè)計(jì) 硬件 邏輯
上傳時(shí)間： 2013-06-30
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隨著現(xiàn)場(chǎng)可編程門(mén)陣列(FPGA)在工業(yè)中的廣泛應(yīng)用，使得基于FPGA數(shù)字信號(hào)處理的實(shí)現(xiàn)在雷達(dá)信號(hào)處理中有著重要地位。模型化設(shè)計(jì)是一種自頂向下的面向FPGA的快速原型驗(yàn)證法，它不僅降低了FPGA設(shè)計(jì)門(mén)檻，而且縮短了開(kāi)發(fā)周期，提高了設(shè)計(jì)效率。這使得FPGA模型化設(shè)計(jì)成為了FPGA系統(tǒng)設(shè)計(jì)的發(fā)展趨勢(shì)。本文針對(duì)常見(jiàn)雷達(dá)信號(hào)處理模塊的FPGA模型化實(shí)現(xiàn)，在以下幾個(gè)方面展開(kāi)研究：首先對(duì)基于FPGA的模型化設(shè)計(jì)方法進(jìn)行了研究，給出了模型化設(shè)計(jì)方法的發(fā)展現(xiàn)狀和趨勢(shì)，并對(duì)本文中使用的模型化設(shè)計(jì)方法的軟件工具System Generator和AccelDSP進(jìn)行了介紹。其次使用這兩種軟件工具對(duì)FIR濾波器進(jìn)行了模型化設(shè)計(jì)并同RTL(寄存器傳輸級(jí))設(shè)計(jì)方法進(jìn)行對(duì)比，全面分析了模型化設(shè)計(jì)方法和RTL設(shè)計(jì)方法的優(yōu)缺點(diǎn)。然后在簡(jiǎn)明闡述雷達(dá)信號(hào)處理原理的基礎(chǔ)上，使用System Generator對(duì)數(shù)字下變頻(DDC)、脈沖壓縮、動(dòng)目標(biāo)顯示(MTI)及恒虛警(CFAR)處理等雷達(dá)信號(hào)處理模塊進(jìn)行了自頂向下的模型化設(shè)計(jì)。在Simulink中進(jìn)行了功能仿真驗(yàn)證，生成了HDL代碼，并在Xilinx FPGA中進(jìn)行了RTL的時(shí)序仿真分析。關(guān)鍵詞：雷達(dá)信號(hào)處理 FPGA 模型化設(shè)計(jì) System Generator AccelDSP
標(biāo)簽： FPGA 模型 雷達(dá)信號(hào)
上傳時(shí)間： 2013-07-25
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·作者：[美]Michael D.Ciletti出版社：電子工業(yè)出版社 內(nèi)容簡(jiǎn)介：本書(shū)通過(guò)大量完整的實(shí)例講解了使用VerilogHDL進(jìn)行超大規(guī)模集成電路設(shè)計(jì)的結(jié)構(gòu)化建模方法、關(guān)鍵步驟和設(shè)計(jì)驗(yàn)證方法等實(shí)用內(nèi)容。全書(shū)共分11章，涵蓋了建模、結(jié)構(gòu)平衡、功能驗(yàn)證、故障模擬和邏輯合成等關(guān)鍵問(wèn)題，還有合成后設(shè)計(jì)確認(rèn)、定時(shí)分析及可測(cè)性設(shè)計(jì)等內(nèi)容。
標(biāo)簽： Verilog nbsp HDL 數(shù)字設(shè)計(jì)
上傳時(shí)間： 2013-06-19
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·此書(shū)是關(guān)于各種DSP的FPGA實(shí)現(xiàn)的書(shū),包括DSP算法原理,算法優(yōu)化,以及FPGA的硬件實(shí)現(xiàn),包括完整的VHDL,Verilog HDL代碼!原版教材,市場(chǎng)上沒(méi)有賣,掃描版,很清晰
上傳時(shí)間： 2013-05-20
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· 內(nèi)容提要 本書(shū)的鮮明特色在于幫助讀者全面、正確地理解Verilog硬件描述語(yǔ)言的綜合。本書(shū)以電路綜合為目標(biāo)，針對(duì)各種語(yǔ)言結(jié)構(gòu)逐一討論了其可綜合性、仿真與綜合時(shí)的語(yǔ)義差別以及相關(guān)的各種相關(guān)的各種用法，給出了大量示例，對(duì)各種似是而非的用法作了對(duì)比，指出了其語(yǔ)義差別和所綜合出的電路在功能上的差異。本書(shū)的另一特色在于詳細(xì)介紹了設(shè)計(jì)模型的優(yōu)化技術(shù)和驗(yàn)證技術(shù)。本書(shū)內(nèi)容全面、深
標(biāo)簽： nbsp Verilog HDL 實(shí)用教程
上傳時(shí)間： 2013-07-01
上傳用戶：努力努力再努力
基于Verilog hdl語(yǔ)言的SRAM讀寫(xiě)控制
標(biāo)簽： Verilog SRAM 讀寫(xiě) 控制
上傳時(shí)間： 2013-06-07
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· 本書(shū)系統(tǒng)地介紹了一種在專用集成電路設(shè)計(jì)領(lǐng)域具有廣泛應(yīng)用前景的硬件描述語(yǔ)言——Verilog HDL語(yǔ)言。利用Verilog HDL語(yǔ)言設(shè)計(jì)數(shù)字邏輯電路和數(shù)字系統(tǒng)的新方法，是電子電路設(shè)計(jì)方法的一次革命性的變化，也是21世紀(jì)的電子工程師所必須掌握的專門(mén)知識(shí)。 本書(shū)共分12章。第1章對(duì)硬件描述語(yǔ)言進(jìn)行了概述，并給出了EDA的典型設(shè)計(jì)流程與有關(guān)硬件
標(biāo)簽： VerilogHDL 數(shù)字系統(tǒng)設(shè)計(jì)
上傳時(shí)間： 2013-07-14
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·【內(nèi)容簡(jiǎn)介】本書(shū)第2版描述了使用Synopsys工具進(jìn)行ASIC芯片綜合、物理綜合、形式驗(yàn)證和靜態(tài)時(shí)序分析的最新概念和技術(shù)，同時(shí)針對(duì)VDSM(超深亞微米)工藝的完整ASIC設(shè)計(jì)流程的設(shè)計(jì)方法進(jìn)行了深入的探討。.本書(shū)的重點(diǎn)是使用Synopsys32具解決各種VDSM問(wèn)題的實(shí)際應(yīng)用。讀者將詳細(xì)了解有效處理復(fù)雜亞微米ASIC的設(shè)計(jì)方法，其重點(diǎn)是HDL的編碼風(fēng)格、綜合和優(yōu)化、動(dòng)態(tài)仿真、形式驗(yàn)證、DFT掃描
上傳時(shí)間： 2013-05-20
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