各種JTAG:包括ALTERA、ARM、AVR、LATTICE、S52、XILINX。
標(biāo)簽: LATTICE ALTERA XILINX JTAG
上傳時間: 2013-12-21
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turbo jtag CPLD source code use altera EPM7128S
標(biāo)簽: altera source turbo 7128S
上傳時間: 2015-07-26
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USB JTAG 卡. 允許從主機USB口直接控制JTAG I/O 信號。 USB端與Altera USB-Blaster使用相同的協(xié)議。主機端與openwince, OpenOCD和Altera的軟件兼容
標(biāo)簽: Altera USB JTAG USB-Blaster
上傳時間: 2013-12-22
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隨著半導(dǎo)體制造技術(shù)不斷的進步,SOC(System On a Chip)是未來IC產(chǎn)業(yè)技術(shù)研究關(guān)注的重點。由于SOC設(shè)計的日趨復(fù)雜化,芯片的面積增大,芯片功能復(fù)雜程度增大,其設(shè)計驗證工作也愈加繁瑣。復(fù)雜ASIC設(shè)計功能驗證已經(jīng)成為整個設(shè)計中最大的瓶頸。 使用FPGA系統(tǒng)對ASIC設(shè)計進行功能驗證,就是利用FPGA器件實現(xiàn)用戶待驗證的IC設(shè)計。利用測試向量或通過真實目標(biāo)系統(tǒng)產(chǎn)生激勵,驗證和測試芯片的邏輯功能。通過使用FPGA系統(tǒng),可在ASIC設(shè)計的早期,驗證芯片設(shè)計功能,支持硬件、軟件及整個系統(tǒng)的并行開發(fā),并能檢查硬件和軟件兼容性,同時還可在目標(biāo)系統(tǒng)中同時測試系統(tǒng)中運行的實際軟件。FPGA仿真的突出優(yōu)點是速度快,能夠?qū)崟r仿真用戶設(shè)計所需的對各種輸入激勵。由于一些SOC驗證需要處理大量實時數(shù)據(jù),而FPGA作為硬件系統(tǒng),突出優(yōu)點是速度快,實時性好。可以將SOC軟件調(diào)試系統(tǒng)的開發(fā)和ASIC的開發(fā)同時進行。 此設(shè)計以ALTERA公司的FPGA為主體來構(gòu)建驗證系統(tǒng)硬件平臺,在FPGA中通過加入嵌入式軟核處理器NIOS II和定制的JTAG(Joint Test ActionGroup)邏輯來構(gòu)建與PC的調(diào)試驗證數(shù)據(jù)鏈路,并采用定制的JTAG邏輯產(chǎn)生測試向量,通過JTAG控制SOC目標(biāo)系統(tǒng),達(dá)到對SOC內(nèi)部和其他IP(IntellectualProperty)的在線測試與驗證。同時,該驗證平臺還可以支持SOC目標(biāo)系統(tǒng)后續(xù)軟件的開發(fā)和調(diào)試。 本文介紹了芯片驗證系統(tǒng),包括系統(tǒng)的性能、組成、功能以及系統(tǒng)的工作原理;搭建了基于JTAG和FPGA的嵌入式SOC驗證系統(tǒng)的硬件平臺,提出了驗證系統(tǒng)的總體設(shè)計方案,重點對驗證系統(tǒng)的數(shù)據(jù)鏈路的實現(xiàn)進行了闡述;詳細(xì)研究了嵌入式軟核處理器NIOS II系統(tǒng),并將定制的JTAG邏輯與處理器NIOS II相結(jié)合,構(gòu)建出調(diào)試與驗證數(shù)據(jù)鏈路;根據(jù)芯片驗證的要求,設(shè)計出軟核處理器NIOS II系統(tǒng)與PC建立數(shù)據(jù)鏈路的軟件系統(tǒng),并完成芯片在線測試與驗證。 本課題的整體任務(wù)主要是利用FPGA和定制的JTAG掃描鏈技術(shù),完成對國產(chǎn)某型DSP芯片的驗證與測試,研究如何構(gòu)建一種通用的SOC芯片驗證平臺,解決SOC驗證系統(tǒng)的可重用性和驗證數(shù)據(jù)發(fā)送、傳輸、采集的實時性、準(zhǔn)確性、可測性問題。本文在SOC驗證系統(tǒng)在芯片驗證與測試應(yīng)用研究領(lǐng)域,有較高的理論和實踐研究價值。
上傳時間: 2013-05-25
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altera
上傳時間: 2013-11-05
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altera
上傳時間: 2014-01-02
上傳用戶:pinksun9
This a c_based JATG.This code assumes that you have a JTAG parallel cable connected to your PC // Works with Xilinx parallel III or Altera ByteBlasterMV/
標(biāo)簽: This connected parallel c_based
上傳時間: 2014-01-17
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Altera(Intel)_MAX10_10M02SCU169開發(fā)板資料硬件參考設(shè)計+邏輯例程.QM_MAX10_10M02SCU169開發(fā)板主要特征參數(shù)如下所示:? 主控CPLD:10M02SCU169C8G;? 主控CPLD外部時鐘源頻率:50MHz;? 10M02SCU169C8G芯片內(nèi)部自帶豐富的Block RAM資源;? 10M02SCU169C8G芯片邏輯單元數(shù)為2K LE;? QM_MAX10_10M02SCU169開發(fā)板板載Silicon Labs的CP2102芯片來實現(xiàn)USB轉(zhuǎn)串口功能;? QM_MAX10_10M02SCU169開發(fā)板板載MP2359高效率DC/DC提供CPLD芯片工作的3.3V電源;? QM_MAX10_10M02SCU169開發(fā)板引出了兩排50p、2.54mm間距的排座,可以用于外接24Bit的TFT液晶屏、CY7C68013 USB模塊、高速ADC采集模塊或者CMOS攝像頭模塊等;? QM_MAX10_10M02SCU169開發(fā)板引出了芯片的3路按鍵用于測試;? QM_MAX10_10M02SCU169開發(fā)板引出了芯片的3路LED用于測試;? QM_MAX10_10M02SCU169開發(fā)板引出了芯片的JTAG調(diào)試端口,采用雙排10p、2.54mm的排針;
上傳時間: 2022-05-11
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Altera(Intel)_Cyclone10_10CL006開發(fā)板資料硬件參考設(shè)計+邏輯例程。QM_Cyclone10_10CL006開發(fā)板主要特征參數(shù)如下所示:? 主控FPGA:10CL006YU256C8G;? 主控FPGA外部時鐘源頻率:50MHz;? 10CL006YU256C8G芯片內(nèi)部自帶豐富的Block RAM資源;? 10CL006YU256C8G芯片邏輯單元數(shù)為6K LE;? QM_Cyclone10_10CL006開發(fā)板板載MP2359高效率DC/DC提供FPGA芯片工作的3.3V電源;? QM_Cyclone10_10CL006開發(fā)板引出了兩排64p、2.54mm間距的排座,可以用于外接24Bit的TFT液晶屏、CY7C68013 USB模塊、高速ADC采集模塊或者CMOS攝像頭模塊等;? QM_Cyclone10_10CL006開發(fā)板引出了芯片的3路按鍵用于測試;? QM_Cyclone10_10CL006開發(fā)板引出了芯片的2路LED用于測試;? QM_Cyclone10_10CL006開發(fā)板引出了芯片的JTAG調(diào)試端口,采用雙排10p、2.54mm的排針;
標(biāo)簽: altera intel cyclone10
上傳時間: 2022-05-11
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Altera(Intel)_Cyclone_IV_EP4CE15_開發(fā)板資料硬件參考設(shè)計+邏輯例程Cyclone IV EP4CE15核心板主要特征參數(shù)如下所示:? 主控FPGA:EP4CE15F23C8N;? 主控FPGA外部時鐘源頻率:50MHz;? EP4CE15F23C8N芯片內(nèi)部自帶豐富的Block RAM資源;? EP4CE15F23C8N芯片邏輯單元數(shù)為15K LE;? Cyclone IV EP4CE15板載W25Q064 SPI Flash芯片,8MB字節(jié)的存儲容量;? Cyclone IV EP4CE15板載Winbond 32MB的SDRAM,型號為W9825G6KH-6;? Cyclone IV EP4CE15核心板板載MP2315高效率DC/DC芯片提供FPGA芯片工作的3.3V電源;? Cyclone IV EP4CE15核心板引出了兩排64p、2.54mm間距的排座,可以用于外接24Bit的TFT液晶屏、CY7C68013 USB模塊、高速ADC采集模塊或者CMOS攝像頭模塊等;? Cyclone IV EP4CE15核心板引出了芯片的3路按鍵用于測試;? Cyclone IV EP4CE15核心板引出了芯片的2路LED用于測試;? Cyclone IV EP4CE15核心板引出了芯片的JTAG調(diào)試端口,采用雙排10p、2.54mm的排針;
標(biāo)簽: altera intel cyclone
上傳時間: 2022-05-11
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