verilog浮點(diǎn)乘發(fā)器，特定數(shù)據(jù)結(jié)構(gòu)，指數(shù)底為10,利用pipeline
標(biāo)簽： verilog 浮點(diǎn)
上傳時(shí)間： 2013-12-24
上傳用戶：ljmwh2000
上傳時(shí)間： 2013-12-27
上傳用戶：thinode
verilog浮點(diǎn)乘發(fā)器，特定數(shù)據(jù)結(jié)構(gòu)，指數(shù)底為10
上傳時(shí)間： 2014-01-26
上傳用戶：dengzb84
這是用verilog寫的一個(gè)簡(jiǎn)單的處理器，雖然只具有5個(gè)指令，但是可以透過(guò)這個(gè)範(fàn)例，來(lái)了解到cpu的架構(gòu)，與如何開(kāi)發(fā)處理器，相信會(huì)有很大的啟發(fā)。
標(biāo)簽： verilog
上傳時(shí)間： 2014-12-08
上傳用戶：ikemada
采用Verilog HDL設(shè)計(jì),在掌宇智能開(kāi)發(fā)板上得到實(shí)現(xiàn) 根據(jù)搶答器的原理，整個(gè)電路可劃分為三部分：采樣電路、門控電路和譯碼電路
標(biāo)簽： Verilog HDL 開(kāi)發(fā)板 搶答器
上傳時(shí)間： 2013-12-21
上傳用戶：zgu489
這是使用msp430作mp3撥放器的專題源碼
標(biāo)簽： msp 430 mp3
上傳時(shí)間： 2013-12-18
上傳用戶：小眼睛LSL
用一位全加器組成四位全加器. 所用語(yǔ)言是Verilog HDL. 主要用在加法器的設(shè)計(jì)中。
標(biāo)簽： Verilog HDL 全加器 語(yǔ)言
上傳時(shí)間： 2015-05-02
上傳用戶：zukfu
推薦下載,verilog處理器設(shè)計(jì)實(shí)例.體現(xiàn)了結(jié)構(gòu)描述和寄存器傳輸描述的應(yīng)用
標(biāo)簽： verilog 處理器 傳輸
上傳時(shí)間： 2015-05-14
上傳用戶：yuzsu
維特比解碼器低功耗設(shè)計(jì)verilog編碼完整的程序可直接用
標(biāo)簽： verilog 解碼器 低功耗設(shè)計(jì) 編碼
上傳用戶：silenthink
verilog 實(shí)現(xiàn) 優(yōu)化的16位比較器 可以輸出大于，小于，等于。模塊化設(shè)計(jì)，可擴(kuò)展為32位
標(biāo)簽： verilog 比較器 輸出
上傳時(shí)間： 2015-05-16
上傳用戶：dongbaobao
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