用verilog設計密勒解碼器
一、題目：
設計一個密勒解碼器電路
二、輸入信號：
1． DIN：輸入數(shù)據(jù)
2． CLK：頻率為2MHz的方波，占空比為50％
3． RESET：復位信號，低有效
三、輸入信號說明：
輸入數(shù)據(jù)為串行改進密勒碼，每個碼元持續(xù)時間為8μs，即16個CLK時鐘；數(shù)據(jù)流是由A、B、C三種信號組成；
A：前8個時鐘保持“1”，接著5個時鐘變?yōu)椤?”，最后3個時鐘為“1”。
B：在整個碼元持續(xù)時間內都沒有出現(xiàn)“0”，即連續(xù)16個時鐘保持“1”。
C：前5個時鐘保持“0”，后面11個時鐘保持“1”。
改進密勒碼編碼規(guī)則如下：
如果碼元為邏輯“1”，用A信號表示。
如果碼元為邏輯“0”，用B信號表示，但以下兩種特例除外：如果出現(xiàn)兩個以上連“0”，則從第二個“0”起用C信號表示；如果在“通信起始位”之后第一位就是“0”，則用C信號表示，以下類推；
“通信起始位”，用C信號表示；
“通信結束位”，用“0”及緊隨其后的B信號表示。
“無數(shù)據(jù)”，用連續(xù)的B信號表示。
標簽：
verilog
2MHz
DIN
CLK
上傳時間：
2013-12-02
上傳用戶：wang0123456789
