Boundary-Scan Description file (BSD) for the AT91SAM7X256, AT91SAM7X128, AT91SAM7XC256, AT91SAM7XC128 in BGA package.
標(biāo)簽： SAM AT 91 Boundary-Scan
上傳時(shí)間： 2016-05-29
上傳用戶：lyy1234
精心整理的S3C2410引腳排列圖，S3C2410 BGA布線PCB必備！建議畫板子時(shí)先對(duì)照該圖，找找規(guī)律，可以起到事半功倍的效果！
上傳時(shí)間： 2014-01-06
上傳用戶：zhaiye
Low-power Solution for DSP Intensive Audio Applications
標(biāo)簽： 8670 CSR BGA 規(guī)格書
上傳時(shí)間： 2017-03-31
上傳用戶：arsenalcn
是否要先打開ALLEGRO? 不需要(當(dāng)然你的機(jī)器須有CADENCE系統(tǒng))。生成完封裝后在你的輸出目錄下就會(huì)有幾千個(gè)器件（全部生成的話）,默認(rèn)輸出目錄為c:\MySym\. Level里面的Minimum, Nominal, Maximum 是什么意思？ 對(duì)應(yīng)ipc7351A的ABC封裝嗎？ 是的 能否將MOST, NOMINAL, LEAST三種有差別的封裝在命名上也體現(xiàn)出差別？ NOMINAL 的名稱最后沒有后綴，MOST的后綴自動(dòng)添加“Ｍ”，LEAST的后綴自動(dòng)添加“L”，你看看生成的庫(kù)名稱就知道了。（直插件以及特別的器件，如BGA等是沒有MOST和LEAST級(jí)別的，對(duì)這類器件只有NOMINAL） IC焊盤用長(zhǎng)方形好像比用橢圓形的好，能不能生成長(zhǎng)方形的？ 嗯。。。。基本上應(yīng)該是非直角的焊盤比矩形的焊盤好，我記不得是AMD還是NS還是AD公司專門有篇文檔討論了這個(gè)問題，如果沒有記錯(cuò)的話至少有以下好處：信號(hào)質(zhì)量好、更省空間（特別是緊密設(shè)計(jì)中）、更省錫量。我過去有一篇帖子有一個(gè)倒角焊盤的SKILL，用于晶振電路和高速器件（如DDR的濾波電容)，原因是對(duì)寬度比較大的矩形用橢圓焊盤也不合適，這種情況下用自定義的矩形倒角焊盤就比較好了－－－你可以從網(wǎng)上另外一個(gè)DDR設(shè)計(jì)的例子中看到。 當(dāng)然，我已經(jīng)在程序中添加了一選擇項(xiàng)，對(duì)一些矩形焊盤可以選擇倒角方式. 剛才試了一下，感覺器件的命名的規(guī)范性不是太好，另好像不能生成器件的DEVICE文件，我沒RUN完。。。 這個(gè)程序的命名方法基本參照IPC-7351，每個(gè)人都有自己的命名嗜好，仍是不好統(tǒng)一的；我是比較懶的啦，所以就盡量靠近IPC-7351了。 至于DEVICE，的選項(xiàng)已經(jīng)添加 (這就是批量程序的好處，代碼中加一行，重新生產(chǎn)的上千上萬(wàn)個(gè)封裝就都有新東西了)。 你的庫(kù)都是"-"的,請(qǐng)問用過ALLEGRO的兄弟,你們的FOOTPRINT認(rèn)"-"嗎?反正我的ALLEGRO只認(rèn)"_"(下劃線) 用“－”應(yīng)該沒有問題的，焊盤的命名我用的是"_"（這個(gè)一直沒改動(dòng)過）。 部分絲印畫在焊盤上了。 絲印的問題我早已知道，只是盡量避免開（我有個(gè)可配置的SilkGap變量）,不過工作量比較大，有些已經(jīng)改過，有些還沒有；另外我沒有特別費(fèi)功夫在絲印上的另一個(gè)原因是，我通常最后用AUTO-SILK的來合并相關(guān)的層，這樣既方便快捷也統(tǒng)一各個(gè)器件的絲印間距，用AUTO-SILK的話絲印線會(huì)自動(dòng)避開SOLDER-MASK的。 點(diǎn)擊allegro后命令行出現(xiàn)E- Can't change to directory: Files\FPM，什么原因？ 我想你一定是將FPM安裝在一個(gè)含空格的目錄里面了，比如C:\Program Files\等等之類，在自定義安裝目錄的時(shí)候該目錄名不能含有空格，且存放生成的封裝的目錄名也不能含有空格。你如果用默認(rèn)安裝的話應(yīng)該是不會(huì)有問題的, 默認(rèn)FPM安裝在C:\FPM，默認(rèn)存放封裝的目錄為C:\MYSYM 0.04版用spb15.51生成時(shí).allegro會(huì)死機(jī).以前版本的Allegro封裝生成器用spb15.51生成時(shí)沒有死機(jī)現(xiàn)象 我在生成MELF類封裝的時(shí)候有過一次死機(jī)現(xiàn)象，估計(jì)是文件操作錯(cuò)誤導(dǎo)致ALLEGRO死機(jī)，原因是我沒有找到在ｓｋｉｌｌ里面直接生成SHAPE焊盤的方法（FLASH和常規(guī)焊盤沒問題）, 查了下資料也沒有找到解決方法，所以只得在外部調(diào)用SCRIPT來將就一下了。（下次我再查查看），用SCRIPT的話文件訪問比較頻繁（幸好目前MELF類的器件不多）. 解決辦法： １、對(duì)MELF類器件單獨(dú)選擇生成，其它的應(yīng)該可以一次生成。 ２、試試最新的版本(當(dāng)前0.05) 請(qǐng)說明運(yùn)行在哪類器件的時(shí)候ALLEGRO出錯(cuò)，如果不是在MELF附近的話，請(qǐng)告知，謝謝。 用FPM0.04生成的封裝好像文件都比較大，比如CAPC、RES等器件，都是300多K，而自己建的或采用PCB Libraries Eval生成的封裝一般才幾十K到100K左右，不知封裝是不是包含了更多的信息？ 我的每個(gè)封裝文件包含了幾個(gè)文字層（REF,VAL,TOL,DEV,PARTNUMBER等),SILK和ASSEM也是分開的，BOND層和高度信息，還有些定位線(在DISP層）,可能這些越來越豐富的信息加大了生成文件的尺寸.你如果想看有什么內(nèi)容的話，打開所有層就看見了（或REPORT） 非常感謝 LiWenHui 發(fā)現(xiàn)的BUG, 已經(jīng)找到原因，是下面這行： axlDBChangeDesignExtents( '((-1000 -1000) (1000 1000))) 有尺寸空間開得太大，后又沒有壓縮的原因，現(xiàn)在生成的封裝也只有幾十K了，0.05版已經(jīng)修復(fù)這個(gè)BUG了。 Allegro封裝生成器0.04生成do-27封裝不正確,生成封裝的焊盤的位號(hào)為a,c.應(yīng)該是A,B或者1,2才對(duì). 呵呵，DIODE通常管腳名為AC(A = anode, C = cathode) 也有用AK 或 12的， 極少見AB。 除了DIODE和極個(gè)別插件以及BGA外，焊盤名字以數(shù)字為主, 下次我給DIODE一個(gè)選擇項(xiàng)，可以選擇AC 或 12 或 AK, 至于TRANSISTER我就不去區(qū)分BCE/CBE/ECB/EBC/GDS/GSD/DSG/DGS/SGD/SDG等了，這樣會(huì)沒完沒了的，我將對(duì)TRANSISTER強(qiáng)制統(tǒng)一以數(shù)字編號(hào)了，如果用家非要改變，只得在生成庫(kù)后手工修改。
標(biāo)簽： Footprint Maker 0.08 FPM skill
上傳時(shí)間： 2018-01-10
上傳用戶：digitzing
? 如果 PCB 用排線連接，控制排線對(duì)應(yīng)的插頭插座必須成直線，不交叉、不扭曲。 ? 連續(xù)的 40PIN 排針、排插必須隔開 2mm 以上。 ? 考慮信號(hào)流向，合理安排布局，使信號(hào)流向盡可能保持一致。 ? 輸入、輸出元件盡量遠(yuǎn)離。 ? 電壓的元器件應(yīng)盡量放在調(diào)試時(shí)手不易觸及的地方。 ? 驅(qū)動(dòng)芯片應(yīng)靠近連接器。 ? 有高頻連線的元件盡可能靠近，以減少高頻信號(hào)的分布參數(shù)和電磁干擾。 ? 對(duì)于同一功能或模組電路，分立元件靠近芯片放置。 ? 連接器根據(jù)實(shí)際情況必須盡量靠邊放置。 ? 開關(guān)電源盡量靠近輸入電源座。 ? BGA 等封裝的元器件不應(yīng)放于 PCB 板正中間等易變形區(qū) ? BGA 等陣列器件不能放在底面， PLCC 、 QFP 等器件不宜放在底層。 ? 多個(gè)電感近距離放置時(shí)應(yīng)相互垂直以消除互感。 ? 元件的放置盡量做到模塊化并連線最短。 ? 在保證電氣性能的前提下，盡量按照均勻分布、重心平衡、版面美觀的標(biāo)準(zhǔn)優(yōu)化布局。 ? 按電路模塊進(jìn)行布局，實(shí)現(xiàn)同一功能的相關(guān)電路稱為一個(gè)模塊，電路模塊中的元件應(yīng)采用就近集 中原則，同時(shí)數(shù)字電路和模擬電路分開； ? 定位孔、標(biāo)準(zhǔn)孔等非安裝孔周圍 1.27mm 內(nèi)不得貼裝元、器件，螺釘?shù)劝惭b孔周圍 緊固件安裝孔、橢圓孔及板中其它方孔外側(cè)距板邊的尺寸大于 3mm ； ? 發(fā)熱元件不能緊鄰導(dǎo)線和熱敏元件；高熱器件要均衡分布；
標(biāo)簽： pcb 設(shè)計(jì)規(guī)范
上傳時(shí)間： 2021-06-25
上傳用戶：xiangshuai
常用芯片表貼芯片表貼電阻電容STM封裝庫(kù)AD庫(kù)（ATIUM PCB封裝庫(kù)）:PCB Library : 常用芯片表貼芯片表貼電阻電容STM封裝庫(kù)AD庫(kù)（ATIUM PCB封裝庫(kù)）.PcbLibDate : 2021/5/14Time : 16:14:01Component Count : 463Component Name-----------------------------------------------LC-12-DIPH-300LC-0201LC-0201_CLC-0201_LLC-0201_RLC-0402LC-0402_CLC-0402_LLC-0402_RLC-0402_Rx2LC-0402_Rx4LC-0603LC-0603_CLC-0603_Cx4LC-0603_LLC-0603_LEDLC-0603_RLC-0603_Rx2LC-0603_Rx4LC-0805LC-0805_CLC-0805_LLC-0805_LEDLC-0805_RLC-1206LC-1206_CLC-1206_LLC-1206_RLC-1210LC-1210_CLC-1210_RLC-1806LC-1806_CLC-1806_LLC-1806_RLC-1808LC-1808_CLC-1808_LLC-1808_RLC-1812LC-1812_CLC-1812_LLC-1812_RLC-1825LC-1825_CLC-1825_LLC-1825_RLC-2010LC-2010_CLC-2010_LLC-2010_RLC-2220LC-2220_CLC-2220_LLC-2220_RLC-2225LC-2225_CLC-2225_RLC-2512LC-2512_CLC-2512_LLC-2512_RLC-ABSLC-BGA-14LC-BGA-84_7.5x12.5mmLC-BGA-121LC-BGA-143LC-BR-3LC-BR-6LC-BR-10LC-CASE 017AA-01LC-CASE-A_3216LC-CASE-B_3528LC-CASE-C_6032LC-CASE-D_7343LC-CASE-E_7343LC-CASE-P_2012LC-CASE-R_2012LC-DBLC-DBSLC-DFN-2LLC-DFN-8_3x3mmLC-DFN-8_5x6mmLC-DFN-10_3x3mmLC-DFN-10_EP_3x3mmLC-DIP-4LC-DIP-5LC-DIP-6LC-DIP-7LC-DIP-8LC-DIP-14LC-DIP-16LC-DIP-18LC-DIP-20LC-DIP-24_300milLC-DIP-24_600milLC-DIP-28_300milLC-DIP-28_600milLC-DIP-40LC-DO-15LC-DO-27LC-DO-35LC-DO-41LC-DO-201ADLC-DO-213AALC-DO-213ABLC-DO-218ABLC-DSON-10LC-FBGA-84_9x12.5mmLC-FBGA-96_8x14mmLC-FBGA-256LC-FBGA-272LC-FBGA-289LC-FBGA-484LC-FBGA-780LC-GBJLC-GBULC-GDTs_SMDLC-GDTs_THTLC-HC-49SLC-HC-49SMDLC-HC-49ULC-HTSSOP-32LC-HVMDIPLC-HVQFN-32_5x5x05PLC-HZIP25-P-1.27LC-KBJLC-KBLLC-KBPLC-KBPCLC-KBULC-LBSLC-LFBGA-217LC-LFCSP-8_3x2x05PLC-LFCSP-8_3x3x05PLC-LFCSP-16_4x4x05PLC-LFCSP-20_4x4x05PLC-LFCSP-24_4x4x05PLC-LFCSP-28_5x5x05PLC-LFCSP40_6x6x05PLC-LFCSP56_8x8x05PLC-LGA-8_3x5mmLC-LGA-14_3x5mmLC-LGA-16_3x3mmLC-LGA-16_4x4mmLC-LL-34LC-LL-35LC-LL-41LC-LPCC-148LC-LQFP-32_7x7x08PLC-LQFP-44_10x10x08PLC-LQFP-48_7x7x05P
上傳時(shí)間： 2021-12-02
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protel99se原理圖庫(kù)+封裝庫(kù)電路設(shè)計(jì)protel庫(kù)合集（包括2000多個(gè)封裝文件），包括已經(jīng)分類的原理圖和PCB封裝庫(kù)文件，LIB后綴+DDB后綴工程封裝庫(kù)文件，包括電阻電容電感保險(xiǎn)絲二極管三極管繼電器插口接口器件SOP SOIC QFN TQFP SOJ SOL SO BGA 等各類常用芯片封裝，各類開關(guān)，變壓器，MOS管，晶振等，基本上包括了市面上的常用器件，可以直接用于你的電路設(shè)計(jì)。
標(biāo)簽： protel99se 封裝 電路設(shè)計(jì) protel
上傳時(shí)間： 2021-12-19
上傳用戶：XuVshu
Xilinx FPGA Virtex-7 全系列（AD集成封裝庫(kù)），IntLib后綴文件，PCB封裝帶3D視圖，拆分后文件為PcbLib+SchLib格式，Altium Designer原理圖庫(kù)+PCB封裝庫(kù)，集成封裝型號(hào)列表：Library Component Count : 157Name Description----------------------------------------------------------------------------------------------------XC7V2000T-1FHG1761C Virtex-7 FPGA, 1200 User I/Os, 36 GTX, 1760-Ball BGA, Speed Grade 1, Commerical Grade, Pb-FreeXC7V2000T-1FHG1761I Virtex-7 FPGA, 1200 User I/Os, 36 GTX, 1760-Ball BGA, Speed Grade 1, Industrial Grade, Pb-FreeXC7V2000T-1FLG1925C Virtex-7 FPGA, 1200 User I/Os, 16 GTX, 1924-Ball BGA, Speed Grade 1, Commercial Grade, Pb-FreeXC7V2000T-1FLG1925I Virtex-7 FPGA, 1200 User I/Os, 16 GTX, 1924-Ball BGA, Speed Grade 1, Industrial Grade, Pb-FreeXC7V2000T-2FHG1761C Virtex-7 FPGA, 1200 User I/Os, 36 GTX, 1760-Ball BGA, Speed Grade 2, Commerical Grade, Pb-FreeXC7V2000T-2FLG1925C Virtex-7 FPGA, 1200 User I/Os, 16 GTX, 1924-Ball BGA, Speed Grade 2, Commercial Grade, Pb-FreeXC7V2000T-2GFHG1761EVirtex-7 FPGA, 1200 User I/Os, 36 GTX, 1760-Ball BGA, Speed Grade 2G, Extended Grade, Pb-FreeXC7V2000T-2GFLG1925EVirtex-7 FPGA, 1200 User I/Os, 16 GTX, 1924-Ball BGA, Speed Grade 2G, Extended Grade, Pb-FreeXC7V2000T-2LFHG1761EVirtex-7 FPGA, 1200 User I/Os, 36 GTX, 1760-Ball BGA, Speed Grade 2L, Extended Grade, Pb-FreeXC7V2000T-2LFLG1925EVirtex-7 FPGA, 1200 User I/Os, 16 GTX, 1924-Ball BGA, Speed Grade 2L, Extended Grade, Pb-FreeXC7V585T-1FFG1157C Virtex-7 FPGA, 850 User I/Os, 20 GTX, 1156-Ball BGA, Speed Grade 1, Commercial Grade, Pb-FreeXC7V585T-1FFG1157I Virtex-7 FPGA, 850 User I/Os, 20 GTX, 1156-Ball BGA, Speed Grade 1, Industrial Grade, Pb-FreeXC7V585T-1FFG1761C Virtex-7 FPGA, 850 User I/Os, 36 GTX, 1760-Ball BGA, Speed Grade 1, Commercial Grade, Pb-FreeXC7V585T-1FFG1761I Virtex-7 FPGA, 850 User I/Os, 36 GTX, 1760-Ball BGA, Speed Grade 1, Industrial Grade, Pb-FreeXC7V585T-2FFG1157C Virtex-7 FPGA, 850 User I/Os, 20 GTX, 1156-Ball BGA, Speed Grade 2, Commercial Grade, Pb-FreeXC7V
標(biāo)簽： xilinx fpga virtex-7 封裝
上傳時(shí)間： 2021-12-22
上傳用戶：aben
Xilinx FPGA Artix-7 全系列（AD集成封裝庫(kù)），IntLib后綴文件，PCB封裝帶3D視圖，拆分后文件為PcbLib+SchLib格式，Altium Designer原理圖庫(kù)+PCB封裝庫(kù)，集成封裝型號(hào)列表：Library Component Count : 48Name Description----------------------------------------------------------------------------------------------------XC7A100T-1CSG324C Artix-7 FPGA, 210 User I/Os, 0 GTP, 324-Ball BGA, Speed Grade 1, Commercial Grade, Pb-FreeXC7A100T-1CSG324I Artix-7 FPGA, 210 User I/Os, 0 GTP, 324-Ball BGA, Speed Grade 1, Industrial Grade, Pb-FreeXC7A100T-1FGG484C Artix-7 FPGA, 285 User I/Os, 4 GTP, 484-Ball BGA, Speed Grade 1, Commercial Grade, Pb-FreeXC7A100T-1FGG484I Artix-7 FPGA, 285 User I/Os, 4 GTP, 484-Ball BGA, Speed Grade 1, Industrial Grade, Pb-FreeXC7A100T-1FGG676C Artix-7 FPGA, 300 User I/Os, 8 GTP, 676-Ball BGA, Speed Grade 1, Commercial Grade, Pb-FreeXC7A100T-1FGG676I Artix-7 FPGA, 300 User I/Os, 8 GTP, 676-Ball BGA, Speed Grade 1, Industrial Grade, Pb-FreeXC7A100T-1FTG256C Artix-7 FPGA, 170 User I/Os, 0 GTP, 256-Ball BGA, Speed Grade 1, Commercial Grade, Pb-FreeXC7A100T-1FTG256I Artix-7 FPGA, 170 User I/Os, 0 GTP, 256-Ball BGA, Speed Grade 1, Industrial Grade, Pb-FreeXC7A100T-2CSG324C Artix-7 FPGA, 210 User I/Os, 0 GTP, 324-Ball BGA, Speed Grade 2, Commercial Grade, Pb-FreeXC7A100T-2CSG324I Artix-7 FPGA, 210 User I/Os, 0 GTP, 324-Ball BGA, Speed Grade 2, Industrial Grade, Pb-FreeXC7A100T-2FGG484C Artix-7 FPGA, 285 User I/Os, 4 GTP, 484-Ball BGA, Speed Grade 2, Commercial Grade, Pb-FreeXC7A100T-2FGG484I Artix-7 FPGA, 285 User I/Os, 4 GTP, 484-Ball BGA, Speed Grade 2, Industrial Grade, Pb-FreeXC7A100T-2FGG676C Artix-7 FPGA, 300 User I/Os, 8 GTP, 676-Ball BGA, Speed Grade 2, Commercial Grade, Pb-FreeXC7A100T-2FGG676I Artix-7 FPGA, 300 User I/Os, 8 GTP, 676-Ball BGA, Speed Grade 2, Industrial Grade, Pb-FreeXC7A100T-2FTG256C Artix-7 FPGA, 170 User I/Os, 0 GTP, 256-Ball BGA, Speed Grade 2, Commercial Grade, Pb-FreeXC7A100T-2FTG256I Artix-7 FPGA, 170 User I/Os, 0 GTP, 2
上傳時(shí)間： 2021-12-22
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FPGA開發(fā)全攻略(下冊(cè)) 如何克服 FPGA I/O 引腳分配挑戰(zhàn) 作者：Brian Jackson 產(chǎn)品營(yíng)銷經(jīng)理Xilinx, Inc. brian.jackson@xilinx.com 對(duì)于需要在 PCB 板上使用大規(guī)模 FPGA 器件的設(shè)計(jì)人員來說，I/O 引腳分配是必須面對(duì)的眾多挑戰(zhàn)之一。 由于眾多原因，許多設(shè)計(jì)人員發(fā)表為大型 FPGA 器件和高級(jí) BGA 封裝確定 I/O 引腳配置或布局方案越來越困難。 但是組合運(yùn)用多種智能 I/O 規(guī)劃工具，能夠使引腳分配過程變得更輕松。 在 PCB 上定義 FPGA 器件的 I/O 引腳布局是一項(xiàng)艱巨的設(shè)計(jì)挑戰(zhàn)，即可能幫助設(shè)計(jì)快速完成，也有可能造 成設(shè)計(jì)失敗。 在此過程中必須平衡 FPGA 和 PCB 兩方面的要求，同時(shí)還要并行完成兩者的設(shè)計(jì)。 如果僅僅針 對(duì) PCB 或 FPGA 進(jìn)行引腳布局優(yōu)化，那么可能在另一方面引起設(shè)計(jì)問題。 為了解引腳分配所引起的后果，需要以可視化形式顯示出 PCB 布局和 FPGA 物理器件引腳，以及內(nèi)部 FPGA I/O 點(diǎn)和相關(guān)資源。 不幸的是，到今天為止還沒有單個(gè)工具或方法能夠同時(shí)滿足所有這些協(xié)同設(shè)計(jì)需求。 然而，可以結(jié)合不同的技術(shù)和策略來優(yōu)化引腳規(guī)劃流程并積極采用 Xilinx? PinAhead 技術(shù)等新協(xié)同設(shè)計(jì)工 具來發(fā)展出一套有效的引腳分配和布局方法。 賽靈思公司在 ISE? 軟件設(shè)計(jì)套件 10.1 版中包含了 PinAhead。 賽靈思公司開發(fā)了一種規(guī)則驅(qū)動(dòng)的方法。首先根據(jù) PCB 和 FPGA 設(shè)計(jì)要求定義一套初始引腳布局，這樣利 用與最終版本非常接近的引腳布局設(shè)計(jì)小組就可以盡可能早地開始各自的設(shè)計(jì)流程。 如果在設(shè)計(jì)流程的后期由 于 PCB 布線或內(nèi)部 FPGA 性能問題而需要進(jìn)行調(diào)整，在采用這一方法晨這些問題通常也已經(jīng)局部化了，只需要 在 PCB 或 FPGA 設(shè)計(jì)中進(jìn)行很小的設(shè)計(jì)修改。
標(biāo)簽： FPGA開發(fā)全攻略
上傳時(shí)間： 2022-03-28
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