DATA51 EQU 208H 8251A DATA PORTCTRL51 EQU 209H 8251A COMMAND PORTTIMER2 EQU 202H 8253 COUNT 2TIMCTL EQU 203H 8253 CTRL PORTCLK00 EQU 8192 8251A CLK 4.77MBPS00 EQU 1200 BPS=1200FACTOR EQU 16 8251A BPS FACTOR=16
標簽： EQU 8251A DATA PORTTIMER2
上傳時間： 2015-03-22
上傳用戶：時代電子小智
cd4094驅動程序，驅動1位共陰極數碼管，pic12c508a作為控制器，gp0-gp2分別為data,CLK,strobe.
上傳時間： 2015-04-02
上傳用戶：gaojiao1999
http://www.edacn.net/cgi-bin/forums.cgi?forum=7&topic=9127下,則R3～R0的輸出信號中會有一個為1,但我們還是是無法確定哪一個鍵被按下,必須要從R3 ～R0 的輸出信號與C3～C0的掃描信號共同決定那個按鍵被按下. 編寫VHDL的構思: 外部接口包括: a. INPUT腳 : CLK , R3～R0. b. OUTPUT腳 : C3～C0 , DATA3～DATA0(辨別出的按鍵值).
標簽： cgi-bin forums edacn forum
上傳時間： 2015-04-09
上傳用戶：zm7516678
設計一個模塊，從一個竄行數據流里檢測出碼流“11100”，這個模塊包括reset,CLK,datain及輸出端pmatch
標簽： 模塊
上傳時間： 2015-04-18
上傳用戶：zhichenglu
該程序設計了一個產生PCM碼流時序信號的模塊，他包括輸入端CLK，SET及輸出端Q1,Q2,Q3
上傳時間： 2014-01-09
上傳用戶：wweqas
液晶顯示器320*240脈沖實現，每出現12個CLK出一個字節脈沖，每出現40個字節脈沖出一個行脈沖。240行結束出一個幀脈沖.
上傳時間： 2013-12-09
上傳用戶：gundamwzc
VHDL 關于2DFFT設計程序 u scinode1 ∼ scinode9.vhd: Every SCI node RTL vhdl code. The details can be seen in the following section. u 2dfft.vhd: The top module includes these scinodes and form a 3x3 SCI Torus network, and it support these sub-modules scinode1∼ scinode9 reset and CLK and global_cnt signals to synchronous the sub-modules to simplify the overall design. u proj2.wfc: VSS simulation result that is the same as the ModelSim simulation result. u Pro2_2.wfc: VSS simulation result of another test pattern can’t cause overflow situation.
標簽： scinode1 scinode details 2DFFT
上傳時間： 2014-12-02
上傳用戶：15071087253
c8051f020 實時時鐘模塊程序 內含IIC模塊程序/********************** SYSTEM CLOCK 8M********************************/ extern unsigned char xdata currenttime[16]={0} extern unsigned char xdata settime[16]={ 0x00, // control regesiter 1 0x00, // control regesiter 2 0x01, //current second 0x19, //current minute 0x20, //current hour 0x29, //current data 0x04, //current week 0x07, //current month 0x05, //current year 0x00, // alarm value reset 0x00, // alarm value reset 0x00, // alarm value reset 0x00, // alarm value reset 0x00, // CLK out disable 0x00, // close timer 0x00, } /*********************************************************************/ extern void Current_Time ( void ) extern void Set_Time ( void )
標簽： c8051f020 SYSTEM CLOCK IIC
上傳時間： 2015-06-30
上傳用戶：edisonfather
常用外圍接口的程序設計，絕對全面，有AIO，CLK，COMM，DIO，KEY_MN,LCD等
上傳時間： 2013-12-14
上傳用戶：jyycc
在數字電路中，常需要對較高頻率的時鐘進行分頻操作，得到較低頻率的時鐘信號。我們知道，在硬件電路設計中時鐘信號是最重要的信號之一。 下面我們介紹分頻器的 VHDL 描述，在源代碼中完成對時鐘信號 CLK 的 2 分頻， 4 分頻， 8 分頻， 16 分頻。 這也是最簡單的分頻電路，只需要一個計數器即可。
標簽： 數字電路
上傳時間： 2015-08-25
上傳用戶：wangchong
