DPLL由 鑒相器 模K加減計數器 脈沖加減電路 同步建立偵察電路 模N分頻器 構成. 整個系統的中心頻率(即signal_in和signal_out的碼速率的2倍) 為CLK/8/N. 模K加減計數器的K值決定DPLL的精度和同步建立時間,K越大,則同步建立時間長,同步精度高.反之則短,低.
標簽： signal_out signal_in DPLL 模
上傳時間： 2013-12-26
上傳用戶：希醬大魔王
VERILOG實現多時鐘,可以應用于流水線.輸入CLK,輸出CLK1,CLK2,CLK3
標簽： CLK VERILOG 多時鐘 應用于
上傳時間： 2016-01-26
上傳用戶：wangchong
包含了電子時鐘的主要功能,輸入CLK為1KHZ,輸出為動態掃描8段CLD顯示.有鬧鈴,正點報時,時間調整.調整時能夠閃爍顯示.本時鐘為24小時制.課程設計優秀通過.運行平臺:MAX+PLUS2.
標簽： PLUS CLK CLD KHZ
上傳時間： 2016-03-06
上傳用戶：nanxia
使用1602液晶顯示和PS/2鍵盤 Keyboard接線:PS/2--------51 1 DATA------P3.4 3 GND VCC CLK-------P3.3 接在51的外部中斷，觸發方式為低電平
標簽： Keyboard 1602 PS DATA
上傳時間： 2013-12-27
上傳用戶：zhangjinzj
本程序為模擬可校時的時鐘程序；CLK--時鐘信號,rst--清零信號,set_en--校時 使能信號,faster--快進信號,slower--快退信號,hour--小時校時,min--分鐘校 時,（hh,hl,ml,mh,sh,sl）--時，分，秒顯示信號。 校時的時候，秒清零。
標簽： faster set_en slower 信號
上傳時間： 2013-12-06
上傳用戶：x4587
時鐘發生器 CLKgen 利用外來時鐘信號CLK 來生成一系列時鐘信號CLK1、fetch、alu_CLK 送往CPU的其他部件
標簽： alu_CLK CLKgen fetch CLK1
上傳時間： 2014-01-16
上傳用戶：gdgzhym
c5000系列的CLK程序，希望對大家有所幫助
標簽： c5000 CLK 程序
上傳時間： 2014-01-10
上傳用戶：Late_Li
MSP430FG46xx source code, ADC, CLK, DAC, DMA, USART, USCI
標簽： source USART code USCI
上傳時間： 2016-07-30
上傳用戶：米卡
電子鬧鐘 CLK： 標準時鐘信號，本例中，其頻率為4Hz； CLK_1k： 產生鬧鈴音、報時音的時鐘信號，本例中其頻率為1024Hz； mode： 功能控制信號； 為0：計時功能； 為1：鬧鐘功能； 為2：手動校時功能； turn： 接按鍵，在手動校時功能時，選擇是調整小時，還是分鐘； 若長時間按住該鍵，還可使秒信號清零，用于精確調時； change： 接按鍵，手動調整時，每按一次，計數器加1； 如果長按，則連續快速加1，用于快速調時和定時； hour,min,sec：此三信號分別輸出并顯示時、分、秒信號， 皆采用BCD 碼計數，分別驅動6 個數碼管顯示時間； alert： 輸出到揚聲器的信號，用于產生鬧鈴音和報時音； 鬧鈴音為持續20 秒的急促的“嘀嘀嘀”音，若按住“change”鍵， 則可屏蔽該音；整點報時音為“嘀嘀嘀嘀—嘟”四短一長音； LD_alert： 接發光二極管，指示是否設置了鬧鐘功能； LD_hour： 接發光二極管，指示當前調整的是小時信號； LD_min： 接發光二極管，指示當前調整的是分鐘信號
標簽： CLK 電子鬧鐘 標準 時鐘信號
上傳時間： 2017-01-02
上傳用戶：頂得柱
嵌入式軟件構件：TMR計時器管理、CLK實時時鐘、KEY鍵盤掃描、LED數碼顯示、LCD顯示、COMM串口通信
標簽： COMM TMR CLK KEY
上傳時間： 2017-02-14
上傳用戶：yuchunhai1990
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