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  • 自制完全成功!!!!ADC0809時鐘直接使用AT89C51的ALE信號2MHz P1口段碼,P2.0-3位碼(P2.0為最右邊數碼管的位碼) P0口數據輸入 通道0輸入,ADC0809中ST和A

    自制完全成功!!!!ADC0809時鐘直接使用AT89C51的ALE信號2MHz P1口段碼,P2.0-3位碼(P2.0為最右邊數碼管的位碼) P0口數據輸入 通道0輸入,ADC0809中ST和ALE---P3.0,EOC---P3.2,CLK---ALE.OE---P3.1*/

    標簽: 0809 ADC 2.0 2MHz

    上傳時間: 2015-09-12

    上傳用戶:qoovoop

  • LTC1446是一種采用12位逐次逼近式工作的A/D轉換器。內部包含系統時鐘、采樣和保持、12位A/D轉換器、數據寄存器以及控制邏輯電路。LTC1446每25uS重復一次“輸入——轉換——輸出”。器件

    LTC1446是一種采用12位逐次逼近式工作的A/D轉換器。內部包含系統時鐘、采樣和保持、12位A/D轉換器、數據寄存器以及控制邏輯電路。LTC1446每25uS重復一次“輸入——轉換——輸出”。器件有兩個控制輸入:DIN CLK和片選(CS)。 內部系統時鐘和DIN CLK可獨立使用。應用電路的設計只需利用時鐘啟動轉換或讀出轉換結果。當CS為高電平時, Dout處于高阻態且DIN時鐘被禁止。

    標簽: 1446 LTC 轉換器 25

    上傳時間: 2014-01-23

    上傳用戶:450976175

  • SMC1602A(16*2)模擬口線接線方式 連接線圖: --------------------------------------------------- |LCM-----51 |

    SMC1602A(16*2)模擬口線接線方式 連接線圖: --------------------------------------------------- |LCM-----51 | LCM-----51 | LCM------51 | --------------------------------------------------| |DB0-----P0.0 | DB4-----P0.4 | RW-------P2.5 | |DB1-----P0.1 | DB5-----P0.5 | RS-------P2.6 | |DB2-----P0.2 | DB6-----P0.6 | E--------P2.7 | |DB3-----P0.3 | DB7-----P0.7 | VLCD接1K電阻到GND| --------------------------------------------------- Keyboard接線 PS/2--------51 1 DATA------P3.4 3 GND 4 VCC 5 CLK-------P3.3 接在51的外部中斷,觸發方式為低電平 本程序源碼只供學習參考,不得應用于商業用途,如有需要請聯系作者。

    標簽: 1602A 1602 SMC LCM

    上傳時間: 2014-01-05

    上傳用戶:gaojiao1999

  • 這是一個用FPGA的IO口模擬SD協議的通信信號實現SD底層的讀寫程序

    這是一個用FPGA的IO口模擬SD協議的通信信號實現SD底層的讀寫程序,只要在FPGA上面定義SD的CLK和SDATA等信號,就可以完成SD的讀操作

    標簽: FPGA IO口 模擬 協議

    上傳時間: 2013-12-12

    上傳用戶:qq21508895

  • 用于pcm1804調整I2S的數據

    用于pcm1804調整I2S的數據,使I2S的音頻同步并且在FIFO中不溢出。能夠自動判斷FIFO --中的狀態,通過調整從FIFO中輸出的數據的個數來使FIFO既不上溢也不下溢。 -- 為了達到更高的精度要求,可以通過加大采樣時鐘CLK的頻率。

    標簽: 1804 pcm I2S 數據

    上傳時間: 2016-02-03

    上傳用戶:xlcky

  • 電子秒表的設計 1、用系統8253定時器提供的55ms定時單位

    電子秒表的設計 1、用系統8253定時器提供的55ms定時單位,設計秒表定時程序。 2、有關系統定時方法: PC機系統中的8253定時器0工作于方式3,外部提供一個時鐘作為CLK信號, 頻率:f=1.1931816MHz。 定時器0輸出方波的頻率:fout=1.1931816/65536=18.2Hz。 輸出方波的周期Tout=1/18.2=54.945ms。8253A每隔55ms引起一次中斷,作為定時信號。可用 5945ms作基本計時單位。 用BIOS調用INT 1AH可以取得該定時單位。例:1秒=18.2 (計時單位)

    標簽: 8253 55 ms 電子秒表

    上傳時間: 2016-03-13

    上傳用戶:asdkin

  • 1、用系統8253定時器提供的55ms定時單位

    1、用系統8253定時器提供的55ms定時單位,設計秒表定時程序。 2、有關系統定時方法: PC機系統中的8253定時器0工作于方式3,外部提供一個時鐘作為CLK信號, 頻率:f=1.1931816MHz。 定時器0輸出方波的頻率:fout=1.1931816/65536=18.2Hz。 輸出方波的周期Tout=1/18.2=54.945ms。8253A每隔55ms引起一次中斷,作為定時信號。可用 5945ms作基本計時單位。 用BIOS調用INT 1AH可以取得該定時單位。例:1秒=18.2 (計時單位)

    標簽: 8253 55 ms

    上傳時間: 2016-03-16

    上傳用戶:aeiouetla

  • Verilog 電梯控制器設計 設計一個八層樓房自動電梯控制器

    Verilog 電梯控制器設計 設計一個八層樓房自動電梯控制器,用八個 LED顯示電梯行進過程,并有數碼管顯示電梯當前所在樓層位置,在每層電梯入口處設有請求按鈕開關,請求按鈕按下則相應樓層的LED 亮。 用 CLK脈沖控制電梯運動,每來一個 CLK脈沖電梯升(降)一層。電梯到達有請求的樓層后,該層次的指示燈滅,電梯門打開(開門指示燈亮),開門 5 秒后,電梯門自動關閉,電梯繼續運行。 控制電路應能記憶所有樓層請求信號,并按如下運行規則依次相應:運行過程中先響應最早的請求,再響應后續的請求。如果無請求則停留當前層。如果有兩個同時請求信號,則判斷請求信號離當偍層的距離,距離近請求的先響應,再響應較遠的請求。每個請求信號保留至執行后清除。

    標簽: Verilog 電梯 制器設計 自動

    上傳時間: 2016-06-01

    上傳用戶:sqq

  • #include intvcon 輸出電壓變量 sbitDIN=0x91 定義P2.1為串行數據口 sbitCLK=0x92;P2.2為串行時鐘端 sbitCS=0x93 P2.3為片選端

    #include intvcon 輸出電壓變量 sbitDIN=0x91 定義P2.1為串行數據口 sbitCLK=0x92;P2.2為串行時鐘端 sbitCS=0x93 P2.3為片選端 voiddac5618(intvcon)TLC5618DAC子程序,三線串行方式 { chari intsvcon svcon=vcon|0x8000 vcon最高位置1,選擇 TLC5618的A通道 CS=0 置5618的CS=0,允許片選 for(i=0 i<16 i++) { DIN=svcon&0x8000 串行方式送16位 數據 svcon<<=1; CLK=0; CLK=1; } CS=1 禁止片選 return } voidmain0 { dac5618(0x7FF) }

    標簽: include intvcon sbitDIN sbitCLK

    上傳時間: 2016-06-15

    上傳用戶:wsf950131

  • 本程序使用MSP430F149驅動PS2接口的PC鍵盤

    本程序使用MSP430F149驅動PS2接口的PC鍵盤,使用了SN74LVC4245用作電平轉換;PS2 端口使用了標準的六芯插座,可以接收來自標準鍵盤、鼠標的數據。由于鍵盤、鼠標都是 5V 供電系統,而 MSP430F149 只能工作在 3.3V,所以需要在兩者之間進行電平轉換。根據鍵盤的工作原理,MCU只要接收鍵盤發送過來的時鐘信號和數據信號,然后對數據信號進行解碼就可以了。為此我們利用了電平轉換電路的兩根數據線,讓鍵盤的時鐘線 CLK 連接SN74LVC4245 的A8 端口,鍵盤的數據線DATA連接SN74LVC4245 的A7 端口

    標簽: 430F F149 MSP 430

    上傳時間: 2013-12-02

    上傳用戶:cx111111

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