報時小鬧鐘 本程序是一個用匯編編的精致的圖形時鐘，運行時雙擊CLock圖標即可， 鐘表顯示的時間為本機系統的時間。 按b鍵可擴大畫面 ；按s鍵可縮小畫面；按c鍵可改變顏色；按e鍵可聽音樂； 按q鍵退出本程序.
上傳時間： 2013-12-20
上傳用戶：lyy1234
本例展示了如何利用外設TIM2來產生四路頻率不同的信號。 TIM2時鐘設置為36MHz，預分頻設置為2，使用輸出比較-翻轉模式（Output Compare Toggle Mode）。 TIM2計數器時鐘可表達為：TIM2 counter CLock = TIMxCLK / (Prescaler +1) = 12 MHz 設置TIM2_CCR1寄存器值為32768，則CC1更新頻率為TIM2計數器時鐘頻率除以CCR1寄存器值，為366.2 Hz。因此，TIM2通道1可產生一個頻率為183.1 Hz的周期信號。 同理，根據寄存器TIM2_CCR2 、TIM2_CCR3和 TIM2_CCR4的值，TIM2通道2可產生一個頻率為366.3 Hz的周期信號；TIM2通道3可產生一個頻率為732.4 Hz的周期信號；TIM2通道4可產生一個頻率為1464.8 Hz的周期信號。 可以通過示波器觀察各路輸出
上傳時間： 2014-01-22
上傳用戶：plsee
本例展示了如何設置TIM工作在輸出比較-非主動模式（Output Compare Inactive mode），并產生相應的中斷。 TIM2時鐘設置為36MHz，預分頻設置為35999，TIM2計數器時鐘可表達為： TIM2 counter CLock = TIMxCLK / (Prescaler +1) = 1 KHz 設置TIM2_CCR1寄存器值為1000， CCR1寄存器值1000除以TIM2計數器時鐘頻率1KHz，為1000毫秒。因此，經過1000毫秒的時延，置PC.06輸出為低電平。 同理，根據寄存器TIM2_CCR2 、TIM2_CCR3和 TIM2_CCR4的值，經過500毫秒的時延，置PC.07輸出為低電平；經過250毫秒的時延，置PC.08輸出為低電平；經過125毫秒的時延，置PC.09輸出為低電平。 輸出比較寄存器的值決定時延的大小，當計數器的值小于這個值的時候，點亮與PC.06-PC.09相連的LED；當計數器的值達到這個值得時候，產生中斷，在TIM2的4個通道相應的中斷里，把它們一一關閉。
標簽： Inactive Compare Output mode
上傳時間： 2013-12-20
上傳用戶：ghostparker
虛擬I2C總線匯編程序軟件包 I2C 軟件包的底層子程序，使用前要定義好SCL和SDA。在標準80C51模式（12 CLock）下,對主頻要求是不高于12MHz(1個機器周期1us)若Fosc>12MHz,則要增加相應的NOP指令數。在使用本軟件包時，請在你的程序的未尾加入$INCLUDE (VI2C_ASM.ASM)即可。
上傳時間： 2014-12-01
上傳用戶：yimoney
MCS-51單片機模擬I2C軟件包本模擬I2C軟件包包含了I2C操作的底層子程序，使用前要定義 好SCL和SDA。在標準8051模式(12 CLock)下,對主頻要求是不高于12MHz(即1個 機器周期1us) 若Fosc>12MHz則要增加相應的NOP指令數。(總線時序符合I2C標 準模式,100Kbit/S)
上傳時間： 2014-11-04
上傳用戶：wang5829
This is GPS in matlab calculatePseudoranges finds relative pseudoranges for all satellites listed in CHANNELLIST at the specified millisecond of the processed signal. The pseudoranges contain unknown receiver CLock offset. It can be found by the least squares position search procedure.
標簽： calculatePseudoranges pseudoranges satellites relative
上傳時間： 2017-03-09
上傳用戶：時代電子小智
Enhanced version of the Serial Peripheral Interface available on Motorola s MC68HC11 family of CPUs.Enhancements include a wider supported operating frequency range, 4deep read and write fifos, and programmable transfer count dependent interrupt generation. As with the SPI found in MC68HC11 processors the core features programmable CLock phase [CPHA] and CLock polarity [CPOL]. The core features an 8bit wishbone interface. Very simple, very small.
標簽： Peripheral Interface available Enhanced
上傳時間： 2014-12-06
上傳用戶：invtnewer
Decimal counter which is counting from 256 to 0. After that there will appear logic "1" in out. You can stop counting by pressing sequence. I called it detonation CLock :]
標簽： counting Decimal counter appear
上傳時間： 2014-10-13
上傳用戶：731140412
TLC548和TLC549是以8位開關電容逐次逼近A/D轉換器為基礎而構造的CMOS A/D轉換器。它們設 計成能通過3態數據輸出和模擬輸入與微處理器或外圍設備串行接口。TLC548和TLC549僅用輸入/輸出時 鐘（I/O CLock） 和芯片選擇（CS） 輸入作數據控制。TLC548的最高I/O CLock輸入頻率為2.048MHz， 而TLC549的I/O CLock輸入頻率最高可達1.1MHz。 有關與大多數通用微處理器接口的詳細資料已由工廠 準備好，可供使用。
上傳時間： 2013-11-28
上傳用戶：aig85
This example sets up the PLL in x10/2 mode, divides SYSCLKOUT by six to reach a 25Mhz HSPCLK (assuming a 30Mhz XCLKIN). The CLock divider in the ADC is not used so that the ADC will see the 25Mhz on the HSPCLK. Interrupts are enabled and the EVA is setup to generate a periodic ADC SOC on SEQ1. Two channels are converted, ADCINA3 and ADCINA2.
標簽： SYSCLKOUT example divides HSPCLK
上傳時間： 2014-01-25
上傳用戶：ljt101007
