基于NIOSii的網(wǎng)絡(luò)監(jiān)控系統(tǒng)設(shè)計(jì)，altera設(shè)計(jì)大賽獲獎(jiǎng)作品
標(biāo)簽： NIOSii 網(wǎng)絡(luò)監(jiān)控 系統(tǒng)設(shè)計(jì)
上傳時(shí)間： 2013-12-31
上傳用戶：jiahao131
在一些系統(tǒng)中，經(jīng)常用到對(duì)觸發(fā)信號(hào)延時(shí)一段時(shí) 間后，再對(duì)某些目標(biāo)信號(hào)進(jìn)行采集，通常這段延時(shí)要求 非常精確，還要做到范圍可調(diào)，一般這種延時(shí)的最小時(shí) 間單位小于100ns。如果選用普通微控制器，延時(shí)系統(tǒng)的操作界面比較容易實(shí)現(xiàn)，但是靠軟件延時(shí)得到結(jié)果的準(zhǔn)確性較低。考慮到芯片功能、開(kāi)發(fā)環(huán)境以及接口方便等問(wèn)題，最終選用一片常用的AlteraSVCPLD EPM7128SLC3411]作為系統(tǒng)的核心控制部分，來(lái)實(shí)現(xiàn) 信號(hào)延時(shí)、輸人設(shè)定、運(yùn)行顯示的功能。應(yīng)用Veril- o苦2〕語(yǔ)言，在Altera的Quartus11WebEditio詳3〕軟件 環(huán)境下進(jìn)行編程仿真，最后燒寫芯片進(jìn)行系統(tǒng)硬件測(cè)試
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上傳時(shí)間： 2016-09-26
上傳用戶：invtnewer
7段數(shù)碼顯示譯碼器設(shè)計(jì)7段數(shù)碼是純組合電路，通常的小規(guī)模專用IC，如74或4000系列的器件只能作十進(jìn)制BCD碼譯碼，然而數(shù)字系統(tǒng)中的數(shù)據(jù)處理和運(yùn)算都是二進(jìn)制的，所以輸出表達(dá)都是十六進(jìn)制的，為了滿足十六進(jìn)制數(shù)的譯碼顯示，最方便的方法就是利用譯碼程序在FPGA/CPLD中來(lái)實(shí)現(xiàn)。例子作為七段譯碼器，輸出信號(hào)LED7S的7位分別接數(shù)碼管的7個(gè)段，高位在左，低位在右。例如當(dāng)LED7S輸出為“1101101”時(shí)，數(shù)碼管的7個(gè)段g、f、e、d、c、b、a分別接1、1、0、1、1、0、1；接有高電平的段發(fā)亮，于是數(shù)碼管顯示“5”。
標(biāo)簽： 數(shù)碼顯示 數(shù)碼 譯碼器 組合電路
上傳時(shí)間： 2014-01-26
上傳用戶：1427796291
CPLD程序，ALTERA公司的EPM7128SLC84-10,PLCC84封裝，已經(jīng)調(diào)試過(guò)的程序，包含仿真文件，波形文件，VHDL語(yǔ)言程序，電路圖以及PCB板和系統(tǒng)原理圖，非常有用，尤其是初學(xué)EDA和CPLD、FPGA器件的人
上傳時(shí)間： 2016-10-25
上傳用戶：youke111
程序設(shè)計(jì)思路 在動(dòng)態(tài)規(guī)劃中，可將一個(gè)問(wèn)題的解決方案視為一系列決策的結(jié)果，要考察每個(gè)最優(yōu)決策序列中是否包含一個(gè)最優(yōu)子序列。所以在最短路徑問(wèn)題中，假如在的第一次決策時(shí)到達(dá)了某個(gè)節(jié)點(diǎn)v，那么不管v 是怎樣確定的，此后選擇從v 到d 的路徑時(shí)，都必須采用最優(yōu)策略。利用最優(yōu)序列由最優(yōu)子序列構(gòu)成的結(jié)論，可得到f 的遞歸式。f ( 1 ,c) 是初始時(shí)背包問(wèn)題的最優(yōu)解。可使用（1）中所示公式通過(guò)遞歸或迭代來(lái)求解f ( 1 ,c)。從f (n, * )開(kāi)始迭式， f (n, * )由第一個(gè)式子得出，然后由第二式遞歸計(jì)算f (i,*) ( i=n- 1，n- 2，⋯ ， 2 )，最后得出f ( 1 ,c)。動(dòng)態(tài)規(guī)劃方法采用最優(yōu)原則（ principle of optimality）來(lái)建立用于計(jì)算最優(yōu)解的遞歸式。所謂最優(yōu)原則即不管前面的策略如何，此后的決策必須是基于當(dāng)前狀態(tài)（由上一次決策產(chǎn)生）的最優(yōu)決策。由于對(duì)于有些問(wèn)題的某些遞歸式來(lái)說(shuō)并不一定能保證最優(yōu)原則，因此在求解問(wèn)題時(shí)有必要對(duì)它進(jìn)行驗(yàn)證。若不能保持最優(yōu)原則，則不可應(yīng)用動(dòng)態(tài)規(guī)劃方法。
標(biāo)簽： 程序設(shè)計(jì) 動(dòng)態(tài)規(guī)劃
上傳時(shí)間： 2016-12-03
上傳用戶：kristycreasy
標(biāo)準(zhǔn)SRD SDRAM控制器參考設(shè)計(jì)，altera提供 Verilog代碼,帶有使用手冊(cè)，大家試試交流一下
標(biāo)簽： SDRAM SRD 標(biāo)準(zhǔn) 控制器
上傳時(shí)間： 2014-01-04
上傳用戶：xg262122
設(shè)計(jì)并調(diào)試好一個(gè)能產(chǎn)生”梁祝”曲子的音樂(lè)發(fā)生器，并用EDA實(shí)驗(yàn)開(kāi)發(fā)系統(tǒng)（擬采用的實(shí)驗(yàn)芯片的型號(hào)可選Altera的MAX7000系列的 EPM7128 CPLD ，F(xiàn)LEX10K系列的EPF10K10LC84-3 FPGA， ACEX1K系列的 EP1K30 FPGA，Xinlinx 的XC9500系列的XC95108 CPLD，Lattice的ispLSI1000系列的1032E CPLD）進(jìn)行硬件驗(yàn)證。 設(shè)計(jì)思路 根據(jù)系統(tǒng)提供的時(shí)鐘源引入一個(gè)12MHZ時(shí)鐘的基準(zhǔn)頻率，對(duì)其進(jìn)行各種分頻系數(shù)的分頻，產(chǎn)生符合某一音樂(lè)的頻率，然后再引入4HZ的時(shí)鐘為音樂(lè)的節(jié)拍控制，最后通過(guò)揚(yáng)聲器放出來(lái)。
標(biāo)簽： 調(diào)試 音樂(lè)發(fā)生器
上傳時(shí)間： 2013-12-19
上傳用戶：阿四AIR
設(shè)計(jì)并調(diào)試好一個(gè)VGA彩條信號(hào)發(fā)生器，并用EDA實(shí)驗(yàn)開(kāi)發(fā)系統(tǒng)（擬采用的實(shí)驗(yàn)芯片的型號(hào)可選Altera的MAX7000系列的 EPM7128 CPLD ，F(xiàn)LEX10K系列的EPF10K10LC84-3 FPGA， ACEX1K系列的 EP1K30 FPGA，Xinlinx 的XC9500系列的XC95108 CPLD，Lattice的ispLSI1000系列的1032E CPLD）進(jìn)行硬件驗(yàn)證。 設(shè)計(jì)思路 由系統(tǒng)提供的時(shí)鐘源引入掃描信號(hào)，根據(jù)VGA彩色顯示器的工作原理，設(shè)計(jì)出各種顏色編碼和行場(chǎng)掃描信號(hào)。將并口線從計(jì)算機(jī)并口與CPLD/FPGA適配板連接好，然后將VGA接口與彩色顯示器連接好，彩條信號(hào)就可以在顯示器中產(chǎn)生，通過(guò)按鍵可以改變產(chǎn)生彩條的方式，共六種彩條信號(hào)，兩種橫彩條，兩種豎彩條，兩種棋盤格。本實(shí)驗(yàn)運(yùn)用層次化設(shè)計(jì)出VGA彩條信號(hào)發(fā)生器，由行場(chǎng)信號(hào)模塊模塊和彩條信號(hào)發(fā)生模塊構(gòu)成，彩條信號(hào)發(fā)生器的頂層原理圖如圖10.7 所示.
標(biāo)簽： VGA 調(diào)試 信號(hào)發(fā)生器
上傳時(shí)間： 2016-12-27
上傳用戶：manking0408
這是一個(gè)exe文件的速查手冊(cè)，包括地址鎖存器芯片，存儲(chǔ)器擴(kuò)展芯片，外部I/O口擴(kuò)展，V/F轉(zhuǎn)換等
上傳時(shí)間： 2017-01-06
上傳用戶：chfanjiang
ISA板卡，CPLD原理圖，altera maxII CPLD芯片。實(shí)現(xiàn)運(yùn)動(dòng)控制，標(biāo)準(zhǔn)安川伺服器控制接口。
上傳時(shí)間： 2017-01-06
上傳用戶：lixinxiang
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