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設計一個能進行時、分、秒計時的十二小時制或二十四小時制的數字鐘，并具有定時與鬧鐘功能，能在設定的時間發出鬧鈴音，能非常方便地對小時、分鐘和秒進行手動調節以校準時間，每逢整點，產生報時音報時。實驗平臺： 1. 一臺PC機； 2. MAX+PLUSII10.1。 Verilog HDL語言實現
標簽： 分 計時 數字
上傳時間： 2017-01-30
上傳用戶：dreamboy36
vHDL測試程序，用于初雪者熟悉HDL的具體語法應用。比較簡單了。
標簽： vHDL 測試程序
上傳時間： 2017-02-11
上傳用戶：onewq
狀態機電路設計的電子書PDF教程，比較詳細的說明了HDL語言設計狀態機電路的要領
標簽： 狀態 教程 電路設計
上傳時間： 2017-02-17
上傳用戶：1966640071
VHDL是由美國國防部為描述電子電路所開發的一種語言，其全稱為(Very High Speed Integrated Circuit) Hardware Description Language。 與另外一門硬件描述語言Verilog HDL相比，VHDL更善于描述高層的一些設計，包括系統級（算法、數據通路、控制）和行為級（寄存器傳輸級），而且VHDL具有設計重用、大型設計能力、可讀性強、易于編譯等優點逐漸受到硬件設計者的青睞。但是，VHDL是一門語法相當嚴格的語言，易學性差，特別是對于剛開始接觸VHDL的設計者而言，經常會因某些小細節處理不當導致綜合無法通過。為此本文就其中一些比較典型的問題展開探討，希望對初學者有所幫助，提高學習進度。
標簽： VHDL 美國 電子電路 語言
上傳時間： 2017-02-18
上傳用戶：nanshan
Verilog是廣泛應用的硬件描述語言，可以用在硬件設計流程的建模、綜合和模擬等多個階段。隨著硬件設計規模的不斷擴大，應用硬件描述語言進行描述的CPLD結構，成為設計專用集成電路和其他集成電路的主流。通過應用Verilog HDL對多功能電子鐘的設計，達到對Verilog HDL的理解，同時對CPLD器件進行簡要了解。 本文的研究內容包括: 對Altera公司Flex 10K系列的EPF10K 10簡要介紹，Altera公司軟件Max+plusⅡ簡要介紹和應用Verilog HDL對多功能電子鐘進行設計。
標簽： Verilog 硬件描述語言
上傳時間： 2017-03-06
上傳用戶：epson850
浮點FFI，的VHDL實現及HDL功能測試方法的研究 附錄B加法處理器測試平臺代碼 附錄CFFT處理器的測試平臺代碼
標簽： FFI 浮點
上傳時間： 2013-12-23
上傳用戶：王楚楚
FPGA音樂試驗，語言：verilog HDL
標簽： FPGA
上傳時間： 2013-12-26
上傳用戶：liansi
FIFO先進先出隊列，一種緩存、或一種管道、設備、接口（Verilog HDL程序,內附說明）
標簽： FIFO 隊列
上傳時間： 2014-01-22
上傳用戶：pompey
幾個常用的接口實驗的程序代碼，用Verilog HDL語言編寫的，包括七段數碼管、撥碼開關、蜂鳴器、矩陣鍵盤、串口、I2C、跑馬燈等。
標簽： 接口 實驗 代碼 程序
上傳時間： 2014-12-21
上傳用戶：lz4v4
The xapp851.zip archive includes the following subdirectories. The specific contents of each subdirectory below: \rtl - HDL design files \sim - simulation files \synth - Synthesis related files \par - Place/Route related files
標簽： subdirectories The following includes
上傳時間： 2014-01-25
上傳用戶：lepoke
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