日韩av在线导航,999在线精品,亚洲天堂电影

Hdl

Hardware Des cription Language??--??硬件描述語言

Hdl實現(xiàn)的DES算法

Hdl實現(xiàn)的DES算法，及相關的Test bench激勵文件

標簽： Hdl DES 算法

上傳時間： 2015-09-21

上傳用戶：sk5201314
verilog Hdl編寫,六段流水線CPU.程序完整

verilog Hdl編寫,六段流水線CPU.程序完整，功能強驚。分為多模塊編寫

標簽： verilog Hdl CPU 編寫

上傳時間： 2013-12-10

上傳用戶：
Verilog 程序例子王金明：《Verilog Hdl程序設計教程》程序例子

Verilog 程序例子王金明：《Verilog Hdl程序設計教程》程序例子，帶說明。

標簽： Verilog Hdl 程序教程

上傳時間： 2014-01-08

上傳用戶：star_in_rain
aes算法的verilog Hdl實現(xiàn)

aes算法的verilog Hdl實現(xiàn)，供給大家作為參考。

標簽： verilog aes Hdl 算法

上傳時間： 2013-12-18

上傳用戶：gundan
verilog Hdl picoblaze07.3.20

verilog Hdl picoblaze07.3.20

標簽： picoblaze verilog Hdl 07

上傳時間： 2015-09-26

上傳用戶：zyt
基于Altera公司系列FPGA(Cyclone EP1C3T144C8)、Verilog Hdl、MAX7219數(shù)碼管顯示芯片、4X4矩陣鍵盤、TDA2822功放芯片及揚聲器等實現(xiàn)了《電子線路設計&

基于Altera公司系列FPGA(Cyclone EP1C3T144C8)、Verilog Hdl、MAX7219數(shù)碼管顯示芯片、4X4矩陣鍵盤、TDA2822功放芯片及揚聲器等實現(xiàn)了《電子線路設計• 測試• 實驗》課程中多功能數(shù)字鐘實驗所要求的所有功能和其它一些擴展功能。包括：基本功能——以數(shù)字形式顯示時、分、秒的時間，小時計數(shù)器為同步24進制，可手動校時、校分；擴展功能——仿廣播電臺正點報時，任意時刻鬧鐘（選做），自動報整點時數(shù)（選做）；其它擴展功能——顯示年月日（能處理大月小月，可手動任意設置年月日），秒表（包括開始、暫停和清零）。

標簽： Cyclone Verilog Altera 144C

上傳時間： 2015-09-27

上傳用戶：1051290259
verilog Hdl教程135例

verilog Hdl教程135例，例子很好，對新學的很有幫助

標簽： verilog Hdl 135 教程

上傳時間： 2015-09-30

上傳用戶：moshushi0009
viterbi decoder , use verilog Hdl language.

viterbi decoder , use verilog Hdl language.

標簽： language viterbi decoder verilog

上傳時間： 2015-10-06

上傳用戶：lili123
Verilog Hdl: Magnitude For a vector (a,b), the magnitude representation is the following: A c

Verilog Hdl: Magnitude For a vector (a,b), the magnitude representation is the following: A common approach to implementing these arithmetic functions is to use the Coordinate Rotation Digital Computer (CORDIC) algorithm. The CORDIC algorithm calculates the trigonometric functions of sine, cosine, magnitude, and phase using an iterative process. It is made up of a series of micro-rotations of the vector by a set of predetermined constants, which are powers of two. Using binary arithmetic, this algorithm essentially replaces multipliers with shift and add operations. In a Stratix™ device, it is possible to calculate some of these arithmetic functions directly, without having to implement the CORDIC algorithm.

標簽： representation Magnitude the magnitude

上傳時間： 2013-12-24

上傳用戶：金宜
fifo verilog Hdl 源程序

fifo verilog Hdl 源程序

標簽： verilog fifo Hdl 源程序

上傳時間： 2014-01-01

上傳用戶：我干你啊

主站蜘蛛池模板：扶余县| 无极县| 额济纳旗| 宁安市| 新泰市| 镇雄县| 莒南县| 鹿邑县| 湄潭县| 云阳县| 晋城| 铁力市| 正定县| 巴马| 民县| 莆田市| 庐江县| 兖州市| 连云港市| 洞头县| 兴和县| 曲松县| 福安市| 射洪县| 广平县| 房山区| 尚义县| 原阳县| 鄂伦春自治旗| 陇南市| 镇坪县| 定西市| 仁寿县| 康平县| 永吉县| 株洲市| 封开县| 孟津县| 汉阴县| 南皮县| 牙克石市|

亚洲欧美第一页_禁久久精品乱码_粉嫩av一区二区三区免费野_久草精品视频

Hdl

Hdl實現(xiàn)的DES算法

verilog Hdl編寫,六段流水線CPU.程序完整

Verilog 程序例子王金明：《Verilog Hdl程序設計教程》程序例子

aes算法的verilog Hdl實現(xiàn)

verilog Hdl picoblaze07.3.20

基于Altera公司系列FPGA(Cyclone EP1C3T144C8)、Verilog Hdl、MAX7219數(shù)碼管顯示芯片、4X4矩陣鍵盤、TDA2822功放芯片及揚聲器等實現(xiàn)了《電子線路設計&

verilog Hdl教程135例

viterbi decoder , use verilog Hdl language.

Verilog Hdl: Magnitude For a vector (a,b), the magnitude representation is the following: A c

fifo verilog Hdl 源程序