數(shù)字時鐘顯示模塊,用VERILOG Hdl 實現(xiàn)
標簽： VERILOG Hdl 數(shù)字時鐘 顯示模塊
上傳時間： 2016-03-03
上傳用戶：yiwen213
基于Verilog Hdl設計的多功能數(shù)字鐘，有興趣的
標簽： Verilog Hdl 多功能 數(shù)字
上傳時間： 2013-11-26
上傳用戶：宋桃子
UART轉I2C的Verilog Hdl代碼，由北京郵電大學《VerilogHdl設計與EDA技術基礎》教師編寫
標簽： Verilog UART I2C Hdl
上傳時間： 2014-08-03
上傳用戶：zhuoying119
24C01A的Verilog Hdl仿真代碼，用于I2C接口模塊的測試，由北京郵電大學《VerilogHdl設計與EDA技術基礎》教師編寫
標簽： Verilog 24C01A Hdl 仿真
上傳用戶：jkhjkh1982
一個介紹verilog Hdl的ppt文檔，包括全部的22章。
標簽： verilog Hdl 文檔
上傳時間： 2016-03-05
上傳用戶：天涯
Vlerilog Hdl高級數(shù)字設計源碼，有興趣者可以來看看，保證是完整版
標簽： Vlerilog Hdl 數(shù)字設計 源碼
上傳時間： 2013-12-29
上傳用戶：ynzfm
verilog Hdl寫的利用fpga控制ad7865進行多路ad數(shù)據(jù)采集的程序源代碼。
標簽： verilog fpga 7865 Hdl
上傳時間： 2016-03-09
上傳用戶：希醬大魔王
《設計與驗證Verilog Hdl》光盤內容
標簽： Verilog Hdl 光盤
上傳時間： 2013-12-02
上傳用戶：z754970244
針對多DSP 共享總線的通用信號處理板卡, 介紹了基于PCI9054 和CPCI 總線的接口設計, 分析了通用WDM總線驅動程序的開發(fā)。采用Verilog Hdl 用CPLD 設計控制時序實現(xiàn)了DSP 和 CPCI 總線橋接器PCI9054 之間的普通傳輸和高速DMA 傳輸。驅動程序采用DriverWorks 和Windows 驅動開發(fā)包DDK 進行開發(fā), 具有很好的通用性和可移植性。
標簽： Verilog 9054 CPCI CPLD
上傳時間： 2013-12-24
上傳用戶：tedo811
同步FIFO( Verilog Hdl )
標簽： Verilog FIFO Hdl
上傳時間： 2013-12-20
上傳用戶：源碼3
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